JP4963120B2 - 光電界効果トランジスタ，及びそれを用いた集積型フォトディテクタ - Google Patents

Description

本発明は、実質的にフォトダイオードと電界効果トランジスタ（以下、“ＦＥＴ”と略称することもある）とが一体化ないし複合化されて構成されたフォトディテクタである光電界効果トランジスタ（以下、“フォトＦＥＴ”と略称することもある）の改良に関する。

近赤外領域におけるフォトディテクタ、特に複数のフォトディテクタを一次元ないし二次元化したフォトディテクタアレイは分光システム用検出器や赤外線カメラとして、医療、防災、工業検査用途等に広範な需要がある。例えば医療、生体計測分野においては、検出対象波長域を０．７〜０．９μｍの赤外域に置いたものがヘモグロビンの分光特性を利用した生体内酸素監視装置や血管像の認証システムとして商品化される等、その無侵襲性が再認識されている。波長１．２〜１．５μｍの赤外域を検出対象とする場合にはさらに生体内透過性が増加するし、人が直視しても安全な所謂“ｅｙｅ ｓａｆｅ（アイ・セイフ）”であることから、光トポグラフィ（Ｏｐｔｉｃａｌ Ｔｏｐｏｇｒａｐｈｙ）による診断や生体認証へとその適用範囲が拡大する。
また、近年注目されている蛍光標識による単一分子検出に関連しては、一重項酸素による生体内発光が１２６９ｎｍであること等からして、赤外域における微弱光検出システムの需要は大きい。防災、セキュリティ分野においても、比較的強い照明が可能であり、温度や水分等、特定の物質に対応した赤外光吸収特性を利用して、生体認識機能や温度計測機能を強化した暗視カメラの実現が期待されている。さらに波長域が４μｍまで拡張されると、熱画像やＣＯなどの有毒ガスの検出が可能になり、防災やリモートセンシングに応用可能となる。
もう一つの重要な応用分野は“スマートピクセル”と呼ばれる機能付き撮像デバイスを使用した距離や動体認識の分野である。例えば下記文献１に認められるように、数ＭＨｚで変調された光の位相から距離を計測するカメラが開発されている。このカメラはシリコン ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）と変調周波数に同期したスイッチにより、いわゆるロックイン検出を行っている。
文献１：Ｒｏｂｅｒｔ Ｌａｎｇｅ ａｎｄ Ｐｅｔｅｒ Ｓｅｉｔｚ，“Ｓｏｌｉｄ−Ｓｔａｔｅ Ｔｉｍｅ−ｏｆ−Ｆｌｉｇｈｔ Ｒａｎｇｅ Ｃａｍｅｒａ”，ＩＥＥＥ ＪＯＵＲＮＡＬ ｏｆ ＱＵＡＮＴＵＭ ＥＬＥＣＴＲＯＮＩＣＳ，ＶＯＬ．３７，ＮＯ．３，ｐ．３９０−３９７（ＭＡＲＣＨ ２００１）
ここで基本的なフォトディテクタ自体の構造に目を向けると、従来の赤外域を検出対象とするフォトディテクタは、概ね下記１）〜３）のタイプに分けられる。
１）光入射により光電変換面から出射した電子を増倍して電荷を検出する形式の光電子増倍管（ＰＭＴ：Ｐｈｏｔｏ−Ｍｕｌｔｉｐｌｉｅｒ）や、電子増倍機構付きのＣＣＤカメラ（例えば浜松ホトニクス社製のＥｌｅｃｔｒｏｎ Ｂｏｍｂａｒｄｍｅｎｔ ＣＣＤ Ｃａｍｅｒａ：ＥＢ−ＣＣＤカメラ）
２）化合物半導体中の光励起電流を検出するＰＩＮフォトダイオード
３）光起電流を半導体内で増倍するアバランシェ・フォトダイオード
しかし、ＰＭＴおよびアバランシェ・フォトダイオードの場合は、光によって発生した電子を真空中や固体中で加速し、増倍するために高い加速電圧が必要とされ、また、増倍特性のばらつきが大きく、本来的に集積化は困難な問題がある。上述のＥＢ−ＣＣＤカメラでも、実際には数ボルトで静電破壊される微細ＣＣＤ素子と加速電圧１ＫＶを必要とする電子増倍板を組み合わせることが難しく、製品としても高価になり、広範な需要を満たすレベルには至っていない。一方、化合物半導体を用いたＰＩＮフォトダイオードは構造が簡単で集積化も比較的容易という利点はあるものの、感度が低く、シリコンＣＣＤのような電荷蓄積機構がないため、外部増幅器による読み出しノイズの影響が大きくて、検出限界が大きく劣るという問題があった。
従来のフォトディテクタのもう一つの重大な問題は、感度を有する波長域が限定されていることである。可視域での撮像素子は種々発達して来ているが、波長１５０ｎｍから３５０ｎｍの紫外域や１μｍ以上の赤外域では十分な感度を持たず、広範囲の波長領域に対応するためには複数の感度特性を有するフォトディテクタを配置する必要があり、光学システムとしても複雑になっていた。
化合物半導体系ではなく、シリコンを感光層とする可視から近赤外領域までのフォトディテクタならば、光起電流を半導体内部に構成したトランジスタで増幅するフォトトランジスタが光リレーや撮像素子に用いられている。特にＭＯＳ型トランジスタを用いたＣＭＯＳイメージセンサーは、単一画素内でフォトディテクタとＭＯＳＦＥＴを結合したアクティブセル方式を取り、集積化が容易であることから、高解像度カメラやビデオカメラ用撮像素子として普及しつつある。
さらに、下記文献２，３に認められるように、シリコン系ではＶＭＩＳ（ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｉｍａｇｅ Ｓｅｎｓｏｒ）と呼ばれるフォトディテクタもあり、このデバイスでは埋め込み型フォトダイオートの出力を素子内部でＭＯＳＦＥＴのバックゲートに結合することを図り、フォトディテクタとＦＥＴとの結合を素子内部で形成されたｐ型ウェルで実現している。
文献２：特開２００４−２４１４８７号公報
文献３：東京都豊島区巣鴨１−１４−２，ＣＱ出版株式会社発刊，
トランジスタ技術２００３年２月号 Ｐ１６０“ＶＭＩＳイメージセンサーの動作原理”
しかし、ソース，ドレインの各コンタクト部分ではゲート絶縁膜であるシリコン酸化膜を当然に除去せねばならないため、そのままでは光生成されたキャリアも排出されてしまう。そこで例えば、ゲート電極とソース電極の周囲にホール蓄積層を設ける等の追加の工程が必要になるし、横方向に不純物の濃度勾配を設け、それにより生成するポテンシャルバリアによってキャリアがソース電極から流出するのを防がねばならず、このような不純物分布の形成には、追加して複数回のイオンインプランテーションプロセスが必要であること、両極性デバイスであるので素子分離が困難であることなど、通常のＣＭＯＳイメージセンサーに比べて製作工程は複雑である。
赤外域に感度を持つ化合物半導体デバイスを撮像素子として集積したものとしては、表面実装方式（ＦＰＡ：Ｆｏｃａｌ Ｐｌａｎｅ Ａｒｒａｙ）で３２０ｘ２５６画素からＶＧＡ（６４０ｘ４８０画素）クラスの集積度を持つ赤外線カメラが従来からも開発されている。この赤外線カメラは従来の撮像管方式の赤外線カメラに比べ、軽量で高感度、かつ残像が少ないので、次第に普及しつつある。しかし、ＦＰＡに用いられている受光素子はそれ自体アドレシング機能を持たないため、撮像素子を実現するためには二次元の化合物半導体ＰＩＮフォトディテクタを薄片化した上で、二次元のシリコンチャージアンプアレイと貼り合わせする等、複雑な工程が必要である。また、単体のＰＩＮフォトディテクタと同様に、たかだか入射光のフォトン数に対応する電子・正孔対によって誘起された微少電流を増幅する必要があるため、外部増幅器による読み出しノイズの影響が大きいという問題が残っている。
同じく赤外域に感度を持つ化合物半導体デバイスとして、他にもヘテロバイポーラトランジスタや高移動度トランジスタ（ＨＥＭＴ）などの能動素子を受光エレメントに組み込んで高感度フォトディテクタに応用するための研究がなされている。こうした中にあっても、これまでは主として高周波、無線分野に広く利用されているユニポーラ素子としての電界効果トランジスタをフォトディテクタの単位素子構造としても援用できれば、構造が単純であるため、集積化や素子面積の拡大が容易であるに加え、高速、低消費電力な素子が提供できる可能性が高い。また、本質的な動作領域が表面であるために広い波長感度特性が期待できるとの議論も従来からもなされていたし、実際、下記にも述べるように、かなりな研究結果も認められる。
例えば、化合物系ＦＥＴを基本構造とするフォトＦＥＴは、まずＧａＡｓ基板上のＧａＡｓ／ＡｌＧａＡｓ系材料において発達してきた。しかし、光の入射領域となり電流電路ともなるチャネル領域を挟むバッファ層にＧａＡｓ層を用いていると、下記文献４に認められるように、感光波長は８５０ｎｍ以下に限定される。
文献４：Ｈｏｎｇｊｏｏ Ｓｏｎｇ，Ｈｏｏｎ Ｋｉｍ，“Ａｎａｌｙｓｉｓ ｏｆ ＡｌＧａＡＳ／ＧａＡｓ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｐｈｏｔｏｄｅｔｅｃｔｏｒ ｗｉｔｈ ａ Ｔｗｏ−Ｄｉｍｅｎｓｉｏｎａｌ Ｃｈａｎｎｅｌ Ｍｏｄｕｌａｔｅｄ ｂｙ Ｇａｔｅ Ｖｏｌｔａｇｅ”Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ ２００３ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｅｒｉａｌｓ，Ｔｏｋｙｏ，２００３，ｐｐ．１８６−１８７
そこで、さらなる高速化、感光波長範囲の拡大を目指し、Ｉｎ_０．５３Ｇａ_０．４７Ａｓ、ＩｎＧａＡｓＰ、Ｉｎ_０．５２Ａｌ_０．４８Ａｓ等、Ｉｎを含む材料が利用され始めてきた。ＩｎＰ基板上のＩｎＧａＡｓ系材料においては、歪みを加えた場合でも波長２．５μｍが限界であるが、波長４〜６μｍに感度を有するＩｎＳｂ、ＩｎＡｓＳｂを感光層に用いたＦＰＡアレイも開発されており、熱イメージや有害ガスセンシングに使用されつつある。
ＧａＡｓ／ＡｌＧａＡｓ系材料においては基板とエピタキシャル成長界面との界面、あるいはエピタキシャル成長後の表面とＳｉＮ_ｘやＳｉＯ_２等の誘電体絶縁膜との界面において深い不純物準位が発生し、フェルミ準位がバンドギャップの中心付近にピニングされるため、キャリアが空乏化し、界面に半絶縁層が形成されるが、Ｉｎを含む材料系においては、表面や界面に導電層が形成される傾向にある。
これを言い換えると、ＧａＡｓ／ＡｌＧａＡｓ系材料用いてＦＥＴを作成する場合は、素子界面に発生する表面準位の影響を打ち消すだけのドナーを導入することでチャネルの導通を図る必要があったが、逆にＩｎＧａＡｓ／ＩｎＰ系材料の場合は、表面や界面に発生する導電層の影響による漏れ電流を抑制する必要があるということである。
それでもＩｎＰに格子整合したＩｎＡｌＡｓはショットキバリアの形成が容易であるため、下記文献５等に認められるように、ＩｎＰ基板上にＩｎＧａＡｓチャネルを用いたＦＥＴが提案されており、チャネル層を挟むバリア層としてＩｎＡｌＡｓを用いることが一般的に行われていて、一応、現時点での最高速ＨＥＭＴデバイスはこの系で実現されている。
文献５：Ｙｏｓｈｉｍｉ Ｙａｍａｓｈｉｔａ，Ａｋｉｒａ Ｅｎｄｏｈ，Ｋｅｉｓｕｋｅ Ｓｈｉｎｏｈａｒａ，Ｋｏｈｋｉ Ｈｉｋｏｓａｋａ，Ｔｏｓｈｉａｋｉ Ｍａｔｓｕｉ，Ｓａｔｏｓｈｉ Ｈｉｙａｍｉｚｕ，ａｎｄ Ｔａｋａｓｈｉ Ｍｉｍｕｒａ，“Ｐｓｅｕｄｏｍｏｒｐｈｉｃ Ｉｎ_０．５２Ａｌ_０．４８Ａｓ／Ｉｎ_０．７Ｇａ_０．３Ａｓ ＨＥＭＴｓ ｗｉｔｈ ａｎ Ｕｌｔｒａｈｉｇｈｔ ｆ_Ｔ ｏｆ ５６２ＧＨｚ”
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．２３，ＮＯ．１０，ｐ．５７３，（ＯＣＴＯＢＥＲ ２００２）
しかし、一方では欠点もあり、光吸収層となるＩｎＧａＡｓチャネル層が薄いために長波長光に対する光吸収効率が悪く、アライメント精度を要する素子端面を受光部とした導波路型結合にする等の改善が必須となる外、バリア層として用いたＩｎＡｌＡｓは大気中の酸素や水分と反応するため、信頼性の点にも課題が残っているし、不純物の移動が容易であるために、閾値が不安定になり易い問題も残っている。
信頼性の観点からは、ゲート材料としてＡｌを含まないＩｎＰを用いる方が有利であるものの、ショットキ接合の形成が困難であることや、表面漏れ電流の発生、基板とエピタキシャル成長界面における漏れ電流の発生等の問題が生ずる。
こうした点も既に認識されてはおり、幾つかの解決策が開示されている。例えば下記文献６に認められるように、ＨＥＭＴ構造を基本としたフォトＦＥＴにおいて、ｐ型ＩｎＡｌＡｓによる表面ポテンシャルのピニングを用い、暗状態では表面からの空乏層を伸展させることでソース−ドレイン電流を遮断し、一方、光照射時においては、ゲート領域における正孔の蓄積による電子を誘起し、増幅作用のあるフォトディテクタを構成しようとした試みがある。
文献６：特開２００１−１１１０９３号公報
また、下記文献７等に認められるように、フォトＦＥＴの構築までは意識せず、通常のＦＥＴとしての改良案であるが、ＩｎＰ基板とエピタキシャル成長界面における導電性欠陥の影響を除くべく、基板に達する溝を形成することによりこれを回避しようとした提案がある。
文献７：特開平５−２７５４７４号公報
さらに、本発明者等の手になる下記特許文献８に認められるように、電流経路を量子細線を用いて制限したり、あるいはまた下記文献９，１０に認められるように、量子ポイントコンタクトを用いて制限することで、光検出感度を従来に比せば飛躍的に向上させたものもある。
文献８：特開２００５−２０３４２８号公報
文献９：特開２００１−３３２７５８号公報
文献１０：特開平９−２６０７１１号公報
しかし、シリコン系ではなくて化合物半導体系のＦＥＴ構造によるフォトディテクタに特化して考えても、従来例の中にあっては優れていると思える上記文献６に開示の技術でさえ、実際にその趣旨に従って素子を作成してみると、未だ十分に満足とされる光感度を持つフォトＦＥＴは得ることができていない。特に、撮像素子に応用可能な表面入射型フォトＦＥＴを実現するためには、光吸収層を十分厚く形成する必要がある。また、漏れ電流に対しての考慮も乏しく、チャネル長方向と直交するチャネル幅方向の縁を介しての漏れ電流も抑制はされていない。上記文献７に開示されているような溝掘り技術を援用するにも、本件発明者の経験から言えば、誘電体絶縁膜を形成すると溝の表面から漏れ電流が発生し、有効な手段とは成り得ない。
さらに、文献８，９及び１０に認められるような構造は、電子線露光法などによる極微細加工により形成せねばならないし、文献１０に認められるように電流狭窄部分を作るにも微細な間隙の調整が必要なことから、サブミクロン精度の露光装置が必要となる。このような高い精度を装置に要求することや、工程数の多さ、ないし困難さは、もとより望ましいことではなく、その割には未だ満足な光感度が得られていないため、将来的にもそのまま推し進めて行くことを推奨するに足る技術とはなり得ていない。そもそも高感度なフォトＦＥＴを得るのに量子構造が必須であるということでもない。
本発明はこのような従来の実情に鑑みなされたもので、文献２，３に開示されているようなシリコン系ではなく、波長帯域の拡長に有利な化合物半導体系のフォトディテクタとして、従来例素子群の短所を除去ないし低減し、せいぜい解像度０．５μｍ程度の通常のフォトリソグラフィ装置で簡易に製造可能な素子寸法でも十分に高い光感度を得ることができ、かつ漏れ電流も確実に抑え込める二次元、三次元的な再現性の良い素子構造を持つフォトＦＥＴを提供せんとするものである。

本発明では、上記目的を達成するため、光発生キャリア寿命の短いシリコン系ではなく、光発生キャリア寿命を比較的長く取れる化合物半導体系のフォトディテクタにおける改良として、次のような構成のフォトＦＥＴを提案する。
すなわち、ソース電極とドレイン電極間の電流経路を構成すると共にそれらソース電極とドレイン電極の間においてフォトダイオードの一部であって感光領域の一部でもあるチャネル層が基板上に形成されている化合物半導体系のフォトＦＥＴであって；
基板とチャネル層との間に設けられ、チャネル層に対しホモ接合またはヘテロ接合を形成し、基板側からチャネル層に基板側空乏層を伸ばすと共に、チャネル層に光が照射することで光発生したキャリアによってバックゲートバイアスを掛ける基板側空乏層生成層兼バックゲート層と；
チャネル層の表面側に設けられ、チャネル層よりバンドギャップが広く、光発生したキャリアの一方をチャネル層に走行させ、他方を停滞ないし遮断させるバリア層と；
チャネル層の表面側に設けられ、表面側からチャネル層に表面側空乏層を伸ばし、光の非照射時には当該表面側空乏層を基板側空乏層に接触させてチャネル層の内部の電流経路を閉じ、素子をオフ状態とする表面側空乏層生成層と；
を有して成るフォトＦＥＴを提案する。
このような構造により、従来の素子群に比し、光の非照射時における暗電流（漏れ電流）を大幅に押さえ込み、光の照射時には効率良くこれを検出できる作製容易なフォトＦＥＴが提供される。
上述の基本構造に加え、本発明ではさらに付与すると望ましい構成も開示する。すなわちまず、チャネル層を走行させるキャリアを電子として設計するときに、バリア層は当該チャネル層との界面においてバレンスバンドにおけるバンドオフセットをコンダクションバンドにおけるバンドオフセットよりも大きくするものであり、もって正孔のみを当該界面に選択的に閉じこめるようにしたフォトＦＥＴを提案する。
また、基板側空乏層生成層兼バックゲート層は、チャネル層内の多数キャリアとは反対の極性であるか半絶縁性であり、チャネル層よりも広いバンドギャップを持つように構成することや、基板側空乏層生成層兼バックゲート層の側面が半絶縁性であるが反対極性でバンドギャップの大きな層で覆われた埋め込み構造となっている構成とすることも望ましい。
さらに、上記の基本構成に加えて、チャネル層の下に接するグレード層を設け、このグレード層の持つバンド傾斜構造により、光照射で発生したキャリアを基板側から表面側にドリフト移動させるように構成することも大いに望ましい。
また、構造的な工夫としても、表面側空乏層生成層に点々と複数個の開口を開け、この開口付きの表面側空乏層生成層の上に当該開口を全て充填するようにソース電極とドレイン電極の中の一方を形成する構造も提案できる。
別な構造的工夫としては、チャネル層には断面方向に見て少なくとも当該チャネル層を抜け切る盲孔が間隔をおいて複数形成されているようにし、互いに隣接する盲孔の間の部分を電流狭窄領域とし、チャネル層内を流れる電流はこの電流狭窄領域のみを介して流れるように図ると実効的に感度はさらに向上する。なお、この構造の場合には、表面側空乏層生成層は盲孔の内壁面に露呈する層構造側面を被覆もしているように図るのが良い。
本発明の望ましい一態様として、漏れ電流を構造的に防ぐには、ソース電極及びドレイン電極の一方の電極は平面的に見てチャネル層により囲繞され、他方の電極はチャネル層を囲繞しているように構成すると良い。
本発明はいわゆるオープンゲート型のフォトＦＥＴを構成できるが、逆にゲート電極付きのフォトＦＥＴもちろん提案でき、上述した構成に加え、ソース電極及びドレイン電極間の途中にあってチャネル層上に形成された表面側空乏層生成層の上にショットキまたはｐｎ接合を形成するゲート電極を構成することができる。当然のことながら、このようなゲート電極があれば、ゲートバイアスによる感度調整や出力のスイッチング機能を発揮させることができる。
本発明ではまた、このようなフォトＦＥＴを複数集積して成る集積型フォトディテクタも提案する。この場合、隣接する個々のフォトＦＥＴの間は基板に至る分離溝により分離するのが良い。また、分離溝の壁面は、基板側空乏層生成層兼バックゲート層とは反対極性でチャネル層または基板側空乏層生成層兼バックゲート層のバンドギャップよりは大きな層で覆うのが良い。
このような複数の光電界効果トランジスタは通常は行列（二次元マトリックス配置）に設けられるが、本発明ではこのとき、各行ごとに上述した本発明フォトＦＥＴを光検出のためではなく読み出し用電界効果トランジスタとしても同一エピタキシャル層構造で形成することを提案する。これはスマートピクセルハイブリッド集積回路の構築を容易にし、ひいてはこれを用いたロックイン検出モジュール付きの小型カメラや高感度小型分光器、あるいはまた光ヘテロダイン顕微鏡の開発を大いに促進する。

第１図は本発明の望ましい一実施形態としてショットキバリアを用いたフォトＦＥＴの概略構成図である。
第２図は本発明の望ましい一実施形態としてｐｎ接合を用いたフォトＦＥＴの概略構成図である。
第３図は本発明の望ましい一実施形態として再成長による側面埋め込み層を用いたフォトＦＥＴの概略構成図である。
第４図（Ａ）は第１図に示した本発明フォトＦＥＴの表面空乏層を含む部分を断面方向に沿って見た場合の深さ方向のバンドプロファイルによる説明図である。
第４図（Ｂ）は第１図に示したフォトＦＥＴのチャネル長方向のバンドプロファイルによる説明図である。
第５図は本発明の望ましい一実施形態として開口付き表面側空乏層生成層を有するフォトＦＥＴの概略構成図である。
第６図は本発明の望ましい一実施形態として幾何的に形成した電流狭窄領域用いてさらに光感度を向上させたフォトＦＥＴの概略構成図である。
第７図（Ａ）は第６図示実施形態のフォトＦＥＴの一作製工程例において電流狭窄領域を確定する工程の説明図である。
第７図（Ｂ）は第７図（Ａ）の工程に引き続き電流狭窄領域にリセス構造を形成する工程の説明図である。
第７図（Ｃ）は第７図（Ｂ）の工程に引き続き表面側空乏層生成層を形成する工程の説明図である。
第７図（Ｄ）は第７図（Ｃ）の工程の後、必要に応じてゲート電極３１を蒸着形成する際の説明図である。
第８図（Ａ）は第１図示本発明フォトＦＥＴ素子の集積化を図ることで数十μｍ角以上に受光面積を拡張する場合の説明図である。
第８図（Ｂ）は第８図（Ａ）中、仮想線の枠Ｅａで囲った部分を抜き出し、一部破砕して示す説明図である。
第９図（Ａ）は第６図に示したフォトＦＥＴ構造を集積化した場合の一例の概略構成図である。
第９図（Ｂ）は第９図（Ａ）中、要部を抜き出して示した説明図である。
第１０図は第１図示の本発明素子を集積した二次元マトリクス構造の一例の概略構成図である。
第１１図は第１０図示マトリックス構造を構成する一つのフォトＦＥＴの光照射時、非照射時のそれぞれにおける静特性の説明図である。
第１２図は本発明フォトＦＥＴを用いて構成されたスマートピクセルハイブリッド集積回路装置の模式図である。
第１３図は第１２図示スマートピクセルハイブリッド集積回路装置を用いたＵＳＢ端子付き赤外線カメラの模式図である。
第１４図は第１２図示スマートピクセルハイブリッド集積回路装置を用いたＵＳＢ端子付き小型分光器の模式図を示す。
第１５図は第１２図示スマートピクセルハイブリッド集積回路装置を用いた光ヘテロダイン顕微鏡の模式図である。

本発明を添付の図面に従ってより詳細に説明する。
第１図には、本発明に従って作製された比較的基本的な構造を持つフォトＦＥＴの望ましい一実施形態が示されている。
一般にＭＯＣＶＤによる長波長半導体材料においては、残留不純物の影響でバックグラウンドキャリア濃度が波長２．５μｍまでの近赤外領域に用いられるＩｎＧａＡｓ／ＩｎＰ系材料では、ｎ型で２ｘ１０^１４〜１ｘ１０^１５ｃｍ^−３程度、波長６μｍまでの赤外領域に用いられるＩｎＳｂやＩｎＡｓＳｂ系では１ｘ１０^１６ｃｍ^−３程度となる。一方で、フォトディテクタとして光の吸収効率を上げるには、少なくとも厚さ１〜２μｍの光吸収層（感光層）を持つ必要がある。そのため、フォトＦＥＴとして暗状態の場合にチャネル電流を遮断し、かつ光照射時に光誘起電荷に対応した増幅電流を得るためには、バックグランドレベルでは導通状態にあるチャネルを予め空乏化させておく必要がある。そこで、第１図示のように、本発明のこの実施形態におけるフォトＦＥＴでは、半絶縁性ＩｎＰ基板１０の側から後述するｐ型ドープ層を形成してノンドープｎ−ＩｎＧａＡｓチャネル層１５の一部を空乏化させると共に、ソース電極３０の全周囲を囲繞（いにょう）するように後述のショットキ接合による表面側空乏層２１を巡らせ、表面側からも導電経路を遮断する。以下にこのような構造に関し、さらに詳説する。
従来からも、光が照射されてオンとなったとき（導通したとき）にソース電極とドレイン電極間の電流経路を構成すると共にフォトダイオードの一部であって感光領域の一部でもあるチャネル層に対し、これを上下から挟むようにチャネル層よりもバンドギャップの広いヘテロ接合層を設ける化合物半導体系の構造自体は認められる。しかし、例えばこの第１図示の本発明実施形態におけるように、Ｆｅをドープした半絶縁性ＩｎＰ基板１０上でノンドープＩｎＧａＡｓチャネル層１５をＩｎＰまたはＩｎＡｌＧａＡｓバッファ層１２の上に形成しようとすると、意図するとしないとに拘わらず、当該バッファ層１２を形成する下地層として、電子伝導を示すｎ−変成層１１が基板１０の表面に形成される場合がある。
従来構造においてはこの層１１の生成がチャネル層１５の下側での漏れ電流の発生要因の一つとなっていた。そこでまず、第１図示の本発明実施形態においては、ｎ−変成層１１の上にＩｎＰバッファ層１２を形成してから、さらにｐ−ＩｎＡｌＧａＡｓによる基板側空乏層生成層であって後述のようにバックゲート層ともなる基板側空乏層生成層兼バックゲート層１３を形成している。本発明の特徴の一つとして、意図的に基板側からも空乏層を伸ばそうとして設けられる基板側空乏層生成層兼バックゲート層１３は単層構造でもよいが、望ましくは図示のように二層構造１３ａ，１３ｂとし、ＩｎＰバッファ層１１の上にｐ−ＩｎＡｌＧａＡｓ層１３ａを形成し、その上にｐ−ＩｎＧａＡｓ層１３ｂを形成する。
ｐ−ＩｎＡｌＧａＡｓ層１３ａのみの単層で基板側空乏層生成層兼バックゲート層１３を構成し、その上のチャネル層１５とヘテロＰＮ接合を形成させた場合にも、ｎ−変成層１１およびノンドープＩｎＧａＡｓチャネル層１５中の残留不純物で生成した正電荷をイオン化したアクセプタによる負電荷で補償し、チャネル層１５を基板１０側からも空乏化させることができ、光照射によってチャネル層および基板側空乏層に発生した正孔をゲート下および当該基板側空乏層生成層兼バックゲート層１３内に蓄積することにより、表面に形成されるＦＥＴのバックゲートバイアスを掛ける（変調する）ことができる。繰り返すと、このｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３（１３ａ）はｎ−変成層１１の有無に拘わらず、上記のように基板付近の電子を空乏化し、感光領域であるチャネル層１５の底面における電流漏洩を阻止する機能があり、また、チャネル層１５の下側に伸びる基板１０側の当該空乏層２２をその深さを制御しながら生成できる。
同様に、ｐ−ＩｎＧａＡｓによる基板側空乏層生成層兼バックゲート層１３ｂのみであっても動作は期待でき、光の吸収層厚を確保しながら、ＦＥＴとしての閾値電圧を独立して設定することが可能となる。二層の積層構造にしてあるのは、その上のチャネル層１５とホモｐｎ接合を形成するｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂに対し、ヘテロ接合となるｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａがあると、発生した電子および正孔に対するバリアがより大きくなるからである。
このような単層または積層構造の基板側空乏層生成層兼バックゲート層１３の上には、図示のフォトＦＥＴでは引き続いてのＭＯＣＶＤ工程等によりエピタキシャル成長させられ、感光層ともなるノンドープＩｎＧａＡｓチャネル層１５が０．５〜１μｍ程度の厚みに設けられ、さらにその上にはノンドープＩｎＰバリア層１６が５０ｎｍ程度、そしてショットキコンタクト形成用兼エッチストップ層１７であるノンドープＩｎＡｌＧａＡｓ層１７が５０ｎｍ程度、ｎ−ＩｎＰ変調ドープ層１８が５０ｎｍ程度の厚みに順にエピタキシャル成長させられている。
この上に、公知既存の技術で適当なるオーミック金属材料、例えばＡｕＧｅ／Ｎｉ／Ａｕを用い、図中では中央に示されているソース電極３０を所定の距離を置いて囲繞するようにドレイン電極３２が設けられている。作製工程ではこれらの電極３０，３２を形成した後、ＳｉＯ_２あるいはＳｉＮ_ｘ誘電体膜２４をプラズマＣＶＤ等で形成し、ゲート電極を設ける空間を選択ドライエッチによりソース電極３０を囲繞するように露呈させ、ＩｎＰの選択エッチ液である塩酸、酒石酸系エッチング液を用いた選択エッチングによりｎ−ＩｎＰ変調ドープ層１８を選択的に除去した。このようにすると、ｎ−ＩｎＰ変調ドープ層１８はリセスエッチング時に掘られる溝が横方向エッチングで横方向にも拡幅することから、ソース電極３０を囲むように設けるゲート電極３１が当該導電性の高いｎ−ＩｎＰ変調ドープ層１８にはその側面において接触させないようにしながら、ショットキコンタクト兼エッチストップ層１７へ当該ゲート電極３１を接触させることができる。ゲート電極３１の材料は例えばＴｉ／Ｐｔ／Ａｕ等であって良い。
このようにエッチングにより溝が掘られ、上面のｎ−ＩｎＰ変調ドープ層１８がなくなった部分におけるショットキコンタクト形成用兼エッチストップ層１７の当該部分は、表面側空乏層２２を生成する「表面側空乏層生成領域」となる。その意味で、このショットキコンタクト形成用兼エッチストップ層１７は表面側空乏層生成層１７であるとも言える。この実施形態では当該表面側空乏層生成層１７の表面側空乏層生成領域部分上にゲート電極３１が設けられているが、ゲート電位による電気的動作特性調整が不要な場合には、例えば所謂オープンゲートＦＥＴと呼ばれているように、ゲート電極３１がなくてもフォトＦＥＴとしては機能するので、エッチングにより導電性の高いｎ−ＩｎＰ変調ドープ層１８を除去した部分をショットキコンタクト形成用兼エッチストップ層１７に作り、そこを表面側空乏層生成領域とすれば、図示のように表面側空乏層２１はチャネル層１５内に深く拡がることができる。換言すれば、本発明を満たすための一つの要件として、ソース電極３０とドレイン電極３２の間のチャネル長領域部分の途中に、当該チャネルの深さ方向に表面側空乏層を伸ばすための表面側空乏層生成領域が設けられていれば良い。そこにゲート電極３１が設けられるか否かは使用上の要請に従う問題である。
チャネル層１５に対しショットキバリアを形成することは比較的容易ではあるが、これに代えて、表面リーク電流が比較的少ないことで優れるｐ−ＩｎＡｌＧａＡｓ及びｐ−ＩｎＧａＡｓの積層構造とノンドープｎ型チャネル層からなるｐｎ接合を用いることも可能である。
第２図はこのような場合の本発明実施形態を示しており、以下で説明を省略する所は上述の第１図示実施形態に関する説明を援用できる。この第２図示実施形態の場合、ノンドープＩｎＧａＡｓチャネル層１５、ノンドープＩｎＰバリア層１６を第１図示のフォトＦＥＴ同様に形成させた後、連続してこれも後にその機能を詳しく説明するｐ−ＩｎＡｌＧａＡｓから成る表面側空乏層生成層１９を１５０ｎｍ程度に形成している。この層１９は、図示のように、最終的にはゲート電極３１の下にのみ残るようにされる。換言すると、この層１９の下面が表面側空乏層生成領域となる。
表面側空乏層生成層１９の上にはｐドープＩｎＧａＡｓキャップ層２０が２０ｎｍ程度に形成されており、この層２０はフォトレジストの密着性の向上や酸化膜の形成を防止し、ウェットエッチング工程を容易にするとともに、オーミック接触抵抗を下げる効果がある。もっとも、ＩｎＡｌＧａＡｓ表面側空乏層生成層１９はそのＧａ組成が零の場合に相当する層、つまり実質的にはＩｎＡｌＡｓ層とする方が良いこともある。
第２図示のフォトＦＥＴの製作工程においては、ＩｎＧａＡｓの選択エッチである燐酸過酸化水素系選択エッチング液により、ｐドープＩｎＧａＡｓキャップ層２０およびｐ−ＩｎＡｌＧａＡｓから成る表面側空乏層生成層１９を矩形枠形状に残すようにして選択除去してから、適当な電極材料、例えばＡｕＧｅ／Ｎｉ／Ａｕ等の材料により、将来的にゲート電極３１により囲繞されるソース電極３０、ゲート電極３１を囲繞するドレイン電極３２をセルフアライメント技術とリフトオフプロセス等を適用してｐドープＩｎＧａＡｓキャップ層２０およびｐ−ＩｎＡｌＧａＡｓからなる表面側空乏層生成層１９に近接して蒸着形成し、さらに４００℃で１分程度、窒素中でアロイ処理することによりオーミック特性を確保した。ゲート電極３１はその後に作製され、これも適当な金属材料、例えばＴｉ／Ａｕ等でｐドープＩｎＧａＡｓキャップ層２０の上に形成される。
第２図示のような構造のフォトＦＥＴでは、感光層であるチャネル層１５には本発明により意図的に設けられた基板側空乏層生成層兼バックゲート層１３の存在により基板側空乏層２２が表面まで到達しており、電子が空乏化しているため、ＦＥＴとしてそのチャネル電流の遮断を防ぐため、ドレイン、ソース電極３０，３２は極力ゲート電極３１に近接させる必要がある。
もっとも、先にも述べたように、オープンゲート構造に改変もでき、その場合は表面側空乏層生成層１９のみを形成すれば良く、その上にキャップ層２０，ゲート電極３１を形成する必要はない。
このような工程で作製された本発明フォトＦＥＴでは、ショットキ接合（第１図示実施形態の場合）あるいはｐｎ接合（第２図示実施形態の場合）により生成された表面側空乏層２１が平面的に見るとその全周においてソース電極３０を囲繞し、当該表面側空乏層２１の表面側にゲート電極が形成されている構造となっている。
ただし、ｐｎ接合を用いた場合、適当なる金属のゲート電極３１はソース電極３０を完全に囲繞している必要はなく、少なくともその一部が表面側空乏層生成層１９及びｐドープＩｎＧａＡｓキャップ層２０に接続していれば良い。さらにドレイン電極３２も、図示実施形態の場合にはこれも平面的に見てゲート電極３１ないし表面側空乏層生成領域を囲繞しているが、ゲート電極３１と同様、その一部が欠けていても差し支えない。この点は第１図示実施形態のフォトＦＥＴにおいても言え、完全な閉曲線形状を避けることにより、金属電極のリフトオフプロセスにおける金属細片の発生を抑えることができる。
このようなフォトＦＥＴを集積化する場合、作製された各フォトＦＥＴ素子の外周は半絶縁性ＩｎＰ基板１０に達するエッチングで溝掘りされ、隣接する素子と分離される。
第１図示の実施形態ではｎ−ＩｎＰ変調ドープ層１８が素子の全域を覆っているため、寄生抵抗は抑えられ、また一般にショットキバリアの方が作成は容易ではあるが、ｐｎ接合に比較してリーク電流や経時安定性に劣る傾向がある。一方、第２図示のフォトＦＥＴではゲート接合がｐｎ接合であるため、ゲートリーク電流は抑制されるが、ノンドープＩｎＰバリア層１６に直接にオーミックコンタクトを取るため、寄生抵抗が増大する傾向にある。また、ＦＥＴとしてそのチャネル電流の遮断を防ぐため、上述のようにドレイン電極３２、ソース電極３０は極力ゲート電極３１に近接させる必要がある。加えて、第１，２図示のいずれのフォトＦＥＴでも素子分離後のエッチ端面がリーク電流発生の原因となることもある。
もちろん、第１，２図示の実施形態でも従来例に比せば優れた特性を呈するが、なお存在する上記のような欠点は、例えば第３図示のような素子構造とすることで解決できる。すなわち、第２図示実施形態におけるｐ−ＩｎＡｌＧａＡｓ表面側空乏層生成層１９と同じ表面側空乏層生成層１９の内外周縁部を適当な誘電体薄膜２４により枠付けるように囲み、また、この薄膜２４を除いた素子の大略的面積部分を例えばＭＯＣＶＤ選択再成長により成長させたｎ−ＩｎＰ層２３で覆う。その後、薄膜２４の一部を開口してゲート電極３１を形成し、ｎ−ＩｎＰ層２３の上にソース電極３０およびドレイン電極３２を形成する。このようにすることで、接合特性の優れたｐｎ接合をゲート領域に用いながら、素子表面が赤外透過性にも導電性にも優れるｎ−ＩｎＰ層２３で覆われたために素子抵抗が低減し、側面においてはＩｎＧａＡｓチャネル層（感光層）１５がバンドギャップの広いこのｎ−ＩｎＰ層２３で覆われたために、端面におけるキャリア再結合も抑制された埋め込み型フォトＦＥＴを得ることができる。そして、ｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂ及びｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａはｐｎ逆接合により、孤立ウェルとして素子内部に分離されたものとなる。なお、基板１０は、ＩｎＰバッファ層１２を０．５μｍ程度に厚く形成すればｎ型導電性であっても構わない。この実施形態の場合、ｎ−ＩｎＰ再成長層２３により素子表面と基板１０の導通が保たれるために、ｎ型基板を用いるならばドレイン電極３２を省くことができ、微少素子をアレイ状に集積する場合には有利になる。
この第３図示構造のフォトＦＥＴでも、オープンゲート構造は採用でき、その場合には表面側空乏層生成層１９の上のキャップ層２０，ゲート電極３１は不要となる。
第４図（Ａ），（Ｂ）は第１図示の本発明フォトＦＥＴの動作原理を示している。同図（Ａ）は表面空乏層２１を含む部分を断面方向に沿って見た場合の深さ方向のシミュレーションによるバンドプロファイル、同図（Ｂ）は同じくチャネル長方向のバンドプロファイルである。
素子に１Ｗ／ｃｍ^２の光が照射された時のバンドプロファイルは実線で、照射されていないときのそれは破線で示されていて、ＩｎＧａＡｓチャネル層１５は表面側のＩｎＡｌＧａＡｓショットキコンタクト形成用兼エッチストップ層（表面側空乏層生成層）１７及びＩｎＰバリア層１６と、基板側のｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂ及びｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａで挟まれている。この場合、基板側空乏層生成層兼バックゲート層１３は積層構造であるが、その一部の領域、すなわちこの場合は基板側の層部分となるｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａのバンドギャップはチャネル層１５よりも十分広くなっている。
ノンドープＩｎＡｌＧａＡｓ層１７およびＩｎＰバリア層１６の厚さはそれぞれ５０ｎｍ、ノンドープＩｎＧａＡｓチャネル層１５のバックグラウンド不純物量はｎ型２ｘ１０^１４ｃｍ^−３で厚さは１μｍ、ｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂのドープ量は１ｘ１０^１７ｃｍ^−３で厚さは１μｍ、そしてｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａドープ量は１ｘ１０^１７ｃｍ^−３で厚さは０．２μｍである。
本図が示すように、本発明の構造では光非照射時にはフォトＦＥＴが完全にオフになるようにすることができ、実際にはさらに、作製する素子毎に素子表面ないし基板とエピタキシャル層界面との電荷状態に鑑み、各層の残留不純物濃度等を微調整するとより好結果が得られる。
本素子に光が照射されると、ショットキコンタクト形成用兼エッチストップ層でもある表面側空乏層生成層１７の下あるいはゲート電極３１の下の部分にあってノンドープＩｎＰバリア層１６とチャネル層１５との界面に多数キャリアとは逆極性のキャリアである正孔が蓄積される結果、表面側空乏層２１が上側に向けて縮まる。同時にｐ−ＩｎＡｌＧａＡｓ基板側空乏層生成層兼バックゲート層１３ａ及びｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂからは少数キャリアである電子がチャネル層１５の側に拡散し、かつ、チャネル層１５で生成された正孔がｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂに流入することで実効的にバックゲートバイアスが掛かって全体が正にバイアスされ、同じく、表面側空乏層２１，基板側空乏層２２を縮小する。その結果、表面側空乏層２１と基板側空乏層２２の間に間隙が生じて所謂チャネルが開いた状態となり、ソース電極３０とドレイン電極３２間に電子電流が誘起され、光検出機能を呈することになる。
実際、暗状態においては、ＩｎＧａＡｓチャネル層１５のコンダクションバンドは０．１４Ｖで停留点を持つのに対し、光照射後は、ＩｎＧａＡｓチャネル層１５およびｐ−ＩｎＧａＡｓ基板側空乏層生成層兼バックゲート層１３ｂはほぼ平坦で、−０．６８Ｖまで下がっている。すなわち、光照射により、基板側からバックゲートのバイアス電圧を０．８２Ｖ加えたことと等価となり、ＦＥＴの伝達コンダクタンスに応じてソース・ドレイン電流を増加させる。
ところで、Ｉｎ_０．５３Ｇａ_０．４７Ａｓに格子整合し、バンドギャップの大きい材料としてはＩｎＰ及びＩｎ_０．５２Ａｌ_０．４８Ａｓがあるが、それらの電子親和力の違いから、コンダクションバンドとバレンスバンドのバンドオフセットは、下記文献１１に認められるように、Ｉｎ_０．５３Ｇａ_０．４７ＡｓとＩｎＰとの界面においては４０％：６０％、またＩｎ_０．５３Ｇａ_０．４７ＡｓとＩｎＡｌＡｓないしＩｎＡｌＧａＡｓとの界面においては概ね７０％：３０％の割合で分配される。
文献１１：“Ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｌａｔｔｉｃｅ−ｍａｔｃｈｅｄ ａｎｄ Ｓｔｒａｉｎｅｄ Ｉｎｄｉｔｕｍ Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ”，ｐ．８６，ｅｄｉｔｅｄ ｂｙ Ｐａｌｌａｂ Ｂｈａｔｔａｃｈａｒｙａ，ＩＮＳＰＥＣ，ｔｈｅ Ｉｎｓｔｉｔｕｔｉｏｎ ｏｆ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｓ，Ｌｏｎｄｏｎ，Ｕｎｉｔｅｄ Ｋｉｎｇｄｏｍ
すなわち、電子に対してはＩｎＡｌＧａＡｓが高い障壁となるのに対し、正孔に対してはＩｎＰとの界面の方が閉じ込め効果が大きい。
ＧａＡｓを基板とする材料系では、ヘテロバリアを構成する系としてはＡｌＧａＡｓよりもＩｎＧａＰの方が望ましい。なぜならば、下記文献１２に認められるように、Ｉｎ_０．５Ｇａ_０．５ＰとＧａＡｓのエネルギーバンドギャップは、コンダクションバンド側に１３％、バレンスバンド側に８７％の割合で分配されるため、コンダクションバンドのバンドオフセットが０．０６ｅＶであるのに対して、バレンスバンドのオフセットは０．４０ｅＶとなり、上記ＩｎＧａＡｓ／ＩｎＰ系と同様、正孔に対しては大きな障壁となるも、電子は自由に走行できるためである。下記文献１３も同様の傾向を教示している。
また、ＧａＡｓ系においてもある程度の歪みを許容し、ＧａＡｓチャネルの代わりにＩｎ_０．２Ｇａ_０．８Ａｓを使用することもできる。この結果、チャネル電子の移動度は向上し、正孔に対する障壁がさらに強固になる。第１図における構造をＧａＡｓ基板上に実現するためには、基板１０を半絶縁性ＧａＡｓ基板１０、バッファ層１２をＧａＡｓバッファ層１２、バリア層１６をノンドープＩｎＧａＰバリア層１６、ショットキコンタクト形成用兼エッチストップ層１７をノンドープＡｌＧａＡｓから成るショットキコンタクト兼エッチストップ層１７、変調ドープ層１８をｎ−ＩｎＧａＰ変調ドープ層１８とすれば良い。
文献１２：Ｋｗａｎ−Ｓｈｉｋ Ｋｉｍ，Ｙｏｎｇ−Ｈｏｏｎ Ｃｈｏ，ａｎｄ Ｂｙｕｎｇ−Ｄｏｏ Ｃｈｏｅ，“Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ Ａｌ ｍｏｌｅ ｆｒａｃｔｉｏｎ ｆｏｒ ｎｕｌｌ ｃｏｎｄｕｃｔｉｏｎ ｂａｎｄ ｏｆｆｓｅｔ ｉｎ Ｉｎ_０．５Ｇａ_０．５Ｐ／Ａｌ_ｘＧａ_１−ｘＡｓ ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ ｂｙ ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ ｍｅａｓｕｒｅｍｅｎｔ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．６７（１２），１８ Ｓｅｐｔｅｍｂｅｒ １９９５．
文献１３：Ｊｉａｎｈｕｉ Ｃｈｅｎ，Ｊ．Ｒ，Ｓｉｔｅｓ，Ｉ．Ｌ．Ｓｐａｉｎ Ｍ．Ｊ．Ｈａｆｉｃｈ ａｎｄ Ｇ．Ｙ．Ｒｏｂｉｎｓｏｎ，
“Ｂａｎｄ ｏｆｆｓｅｔ ｏｆ ＧａＡｓ／Ｉｎ_０．４８Ｇａ_０．５２Ｐ ｍｅａｓｕｒｅｄ ｕｎｄｅｒ Ｉｈｙｄｒｏｓｔａｔｉｃ ｐｒｅｓｓｕｒｅ”，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．５８，Ｎｏ．７，ｐ．１７１９−１７２０ １８Ｆｅｂｒｕａｒｙ １９９１
既に述べたように、波長４〜７μｍに感度を有するＩｎＳｂおよびＩｎＡｓＳｂを感光層に用いたＦＰＡアレイも開発されており、熱イメージや有害ガスセンシングに使用されつつある。特にＩｎＡｓＳｂは、下記文献１４に記載されているように、ＡｓとＳｂの組成比により、３μｍ（Ｓｂ組成０．０７）から８．５μｍ（Ｓｂ組成０．６）に対応するバンド吸収端を持つ。例えば、ＣＯの基本吸収波長は４．６５μｍであるが、ＩｎＡｓＳｂ系素子は、液体窒素温度７７Ｋ程度の冷却が必要なＩｎＳｂ（７．３μｍ）素子と異なり、目的に応じ、より短い波長に対応する組成を選ぶことにより、ペルチェ素子で実現出来る程度の冷却状態で使用できる利点がある。ＩｎＡｓＳｂを感光層（チャネル層）としてフォトＦＥＴを実現する場合、バリア層としてはＡｌＡｓＳｂとＩｎＡｓＰ系とが考えられるが、ＧａＡｓ／１ｎＧａＰ系やＩｎＰ／ＩｎＧａＡｓ系と同様、ＩｎＡｓＳｂに対してＩｎＡｓＰをバリア層に使うことにより、正孔の閉じこめ効果を強化することができる。
文献１４：Ｚ．Ｍ．Ｆａｎｇ，Ｋ．Ｙ．Ｍａ，Ｄ．Ｈ．Ｊａｗ，Ｒ．Ｍ．Ｃｏｈｅｎ，ａｎｄ Ｇ．Ｂ．Ｓｔｒｉｎｇｆｅｌｌｏｗ，“Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ ｏｆ ＩｎＳｂ，ＩｎＡｓ，ａｎｄ ＩｎＡｓＳｂ ｇｒｏｗｎ ｂｙ ｏｒｇａｎｏｍｅｔａｌｌｉｃ ｖａｐｏｒ ｐｈａｓｅ ｅｐｉｔａｘｙ”，Ｊ．Ａｐｐｌ，Ｐｈｙｓ．Ｖｏｌ．６７，Ｎｏ．１１，ｐ．７０３４−７０３９ １ Ｊｕｎｅ １９９０
要は、感光領域でもあるチャネル層１５に対して正孔の透過率を電子の透過率よりも低くしたヘテロバリアを用いるというのが有効である。換言すれば、チャネル層１５との界面においてバレンスバンドにおけるバンドオフセットをコンダクションバンドにおけるバンドオフセットよりも大きくしたヘテロバリアをチャネル層１５に対してその上に組み込むことで、発生した正孔を選択的にエピタキシャル層内に停留させることにより、望ましい利得を得ることができるようになる。
もう一度第４図（Ａ）を見てみると、ＩｎＰバリア層１６とＩｎＧａＡｓチャネル１５の界面には電子は通過するが正孔は通過しにくいようなヘテロバリア構造３５が形成されており、光照射時においては電子に対するバリアは消滅するも正孔に対するバリアは残存していることが分る。第４図（Ｂ）は先に述べたように、ソース電極３０から外方向へ向かい、ゲート電極３１、感光層３３及びドレイン電極３２に沿ったチャネル層１５のバンドプロファイルを示しており、ソース−ゲート電圧は０Ｖ、ドレイン電圧を４Ｖに設定した場合である。破線で示した暗状態においては、ショットキゲートによる表面側空乏層２１（第１図）が形成されることにより、ソースからドレインへの電子の移動は阻止されている。一方、実線で示す光照射時には、バンド全体が低くなると同時に、電子に対してのバリアは消滅している。なお、この実施形態では表面側空乏層２１は、ソース電極３０の全周囲を平面的に見てぐるりと囲む閉じた矩形形状となっているので、これは結局、ドレイン電極３２とソース電極３０の間のチャネル層１５がその電流経路途中部分で全て閉ざされるようにし得ることを意味し、ソース−ドレイン電極間での電子電流（暗電流）は極めて効果的に阻止されることになる。
また、この実施形態のように、ドレイン電極３２自体もソース電極３０を囲繞する平面構造であると、チャネル層１５はその両端においてソース電極３０，ドレイン電極３２以外の他の如何なる部位，如何なる層にも露呈ないし接続することがないため、幾何構造的に素子内を選択的に流れ得る電流は他の外部回路には漏れ出ない構造ともなっている。チャネルの一端はどの部位でも必ずドレイン電極３２に、他端はどの部位でも必ずソース電極３０にのみ接続しており、他に接続をする経路はない。換言すると、ソース−ドレイン間のチャネル層１５は上記のように全ての領域において完全に表面側空乏層２１により、ないしは表面側空乏層２１と基板側空乏層２２により、その電流経路途中で遮断された格好になる。
ドレイン電圧を正に印可することにより、正孔は周辺のドレイン電極３２から感光領域３３を経由してゲート領域３１、ソース領域３０に向かってドリフト電界を受けるため、有効に素子の中心付近に集積される。そして、このようなメカニズムによると光感度が十分に高くなることは、既に説明した図４（Ａ），（Ｂ）に示されている本素子のバンドプロファイルから理解できる。
表面側に持ち上がったバンドプロファイル部分により、光照射時にＩｎＧａＡｓチャネル層１５付近で発生した正孔は表面側にドリフト移動し、電子は反対にチャネル中央部分に移動させることができ、結果として電子はＩｎＧａＡｓチャネル層１５の中間に、正孔はＩｎＰバリア層１６とチャネル層１５との界面とｐ−ＩｎＧａＡｓ基板側空乏層生成膜１３ｂにて集積されるようにし得る。すなわち、実質的に光発生したキャリアの蓄積領域と多数キャリアの走行経路が平面的に見ると一致するものの、深さ方向には分離されている。
この結果、正孔が蓄積されている間、接合ＦＥＴとしてゲートが正バイアス状態に保たれるとの同じことになり、バッファ層界面付近の空乏層２１，２２が縮んで電流密度が増加する。このような本発明構造では正孔と電子の空間分布が上記のように平面的に見ると一致するものの、素子の断面方向（深さ方向）に見ると分離されているので、キャリア再結合が抑制され、キャリア寿命は増大する。特に、本発明の構造では発生した正孔はＩｎＰバリア層１６とＩｎＧａＡｓチャネル層１５の界面におけるヘテロバリア構造３５により界面に選択的に停留するため、表面側空乏層２１（ゲート電極３１の直下ないしはショットキコンタクト形成用兼エッチストップ層１７に見込まれる表面側空乏層生成領域の直下）に蓄積され、その下のチャネル部分を局所的に開くことになる。フォトＦＥＴの感度は光誘起電荷の蓄積時間と電子走行時間の比で決まるため、電子と正孔の空間的重なりを小さくして正孔の再結合寿命を長くし、バレンスバンド側のヘテロバリア障壁を選択的に高くして正孔の散逸経路を阻止することにより、応答速度は、数〜数十μＳに低減するも光感度を大いに高め得ることになる。しかも、本素子の能動部分は素子の極く表面（〜１００ｎｍ以内）にも配置し得るため、赤外域のみならず、紫外域にも高い感度を有し得る特徴がある。
なお、Ａｌ組成０．４８のＩｎ_０．５２Ａｌ_０．４８Ａｓは急峻なコンダクションバンドプロファイルを形成し、性能的には有利であるが、自然酸化により素子性能が劣化する傾向があり、誘電体膜による素子表面保護プロセス等を工夫する必要が出る場合もある。そこで、Ａｌ組成を０．３程度に下げたＩｎ_０．５２Ａｌ_０．３Ｇａ_０．１８Ａｓを用いて信頼性を向上することができる。Ｉｎ_０．５２Ａｌ_０．３Ｇａ_０．１８Ａｓを用いた場合にも、Ｉｎ_０．５３Ｇａ_０．４７Ａｓとのコンダクションバンドオフセットは０．３ｅＶ程度確保され、フォトＦＥＴとして十分機能する。表面側空乏層生成層１７の材料をＩｎＡｌＧａＡｓとしたときには基板側空乏層生成層兼バックゲート層１３も同材料とするのが結晶成長条件の設定を簡素化するのに好ましいため、第１図に示す実施形態ではそのようになっているが、それぞれのＩｎＡｌＧａＡｓのＡｌ組成を変えたり、ＩｎＡｌＡｓを単層のみ使用しても差し支えない。
チャネル層１５としても、第１図示実施形態ではノンドープＩｎＧａＡｓが材質として用いられているが、これは電子移動度を高めるためには散乱要因をできるだけ少なくすることが望ましいからであり、作為的には不純物を導入しないようにする（バックグラウンドｎ型に留める）のが良い。分子線エピタキシャル成長法（ＭＢＥ）では、カーボン不純物のためバックグラウンドドーピングがｐ型になるが、この場合も、策的に不純物を導入せず、バリア層１６あるいはｎ−ＩｎＰ層１８を変調ドープしてチャネルの導電性を調節することが望ましい。なお、この場合は基板側空乏層生成層１３が自然に生成すると解釈することができる。ＩｎＰバッファ層１２の代わりにＦｅ等の深い不純物準位を添加した半絶縁性半導体を用いることも可能である。
また、既述の第１図示の実施形態では表面電位はショットキバリア型のゲート電極３１により固定されているが、この第１図示実施形態の素子はもとより、第２，３図示実施形態でも、ゲート電極３１を除いたオープンゲートタイプのフォトＦＥＴを構築でき、その場合にもチャネル層１５の不純物濃度に対応して当該チャネル層１５の厚さと表面側空乏層生成領域の位置や基板側空乏層生成層の位置を調節することにより、表面電位の変動が自由になり、ゲート電極３１を電位固定した場合に比べて感度は２倍程度向上する。
第５図には本発明のさらに他の実施形態が示されている。特徴的なのは、ソース電極３０と、開口２６が所定間隔で複数開けられている開口付き表面側空乏層生成層１９とを平面的に見て素子の中央に配し、それらは互いに接触した関係ではあるが、当該表面側空乏層生成層１９でソース電極３０をその全周に亘って囲繞すると共に、ドレイン電極３２を周囲に枠状に配置し、このドレイン電極３２でもソース電極３０を平面的に見て全て囲繞した格好になっていることである。ソース電極３０は、ノンドープＩｎＰバリア層兼エッチストップ層１６とｐ−ＩｎＧａＡｓキャップ層２０、ｐ−ＩｎＡｌＧａＡｓ表面側空乏層生成膜１９とに共に接触しており、本来のゲート電極がソース電極に接続されている構造となっている。また、ドレイン電極３２はＩＴＯ膜２５を介して接続され、ＩＴＯ膜２５を表面側空乏層生成膜１９に隣接させることにより、ＦＥＴチャネルの導電性を確保している。他の構造部分はこれまでの実施形態についての説明を援用できる。
この実施形態の素子構造でも、ソース電極３０がその全周に亘って表面側空乏層生成層１９、チャネル層１５によって囲繞されていること、そして表面側空乏層生成層１９はソース−ドレイン電極３０，３２間にあってチャネル層１５の電流経路の途中に確実に介在していることは既に述べた実施形態と同様で、動作，効果としても当該先の実施形態におけると同様のものが期待される。すなわち、光の非照射時にチャネル層１５内に伸ばす表面側空乏層２１により、ソース−ドレイン電極３０，３２間の電流経路を完全に遮断することができる。
その上で、この実施形態に示されるフォトＦＥＴの場合にはさらに望ましい効果が加わる。つまり、複数の素子を同一基板上に形成する場合、素子間境界が若干不明確になることもあるが、正孔電荷が集積する開口付き表面側空乏層生成層１９の面積を相対的に縮小することが可能となり、光感度を高め得るのである。
第６図に示される本発明実施形態は、幾何的に形成した電流狭窄領域３８を用いてさらに光感度を向上させた素子構造例を示しており、第７図にその製作プロセス例を示している。
具体的な作製例に即して述べると、Ｆｅドープ半絶縁性ＩｎＰ基板１０上、ないしその上に自然にできるｎ−変成層１１上には、順次、半絶縁性ないしｐ−ＩｎＰ分離層による５０ｎｍ厚程度の基板側空乏層生成層兼バックゲート層１３、０．５μｍ厚程度のＩｎＰバッファ層１４、１μｍ厚程度のノンドープＩｎＧａＡｓＰグレード層２７、１０ｎｍ厚程度のノンドープＩｎＧａＡｓチャネル層１５、１５ｎｍ厚程度のノンドープＩｎＰスペーサ層２８、５ｎｍ厚程度のｎ−ＩｎＰ変調ドープ層２９、２５ｎｍ厚程度のノンドープＩｎＰバリア層１６、そして２０ｎｍ厚程度のｎ^＋ＩｎＧａＡｓコンタクト層３９がＭＯＣＶＤにより形成されている。チャネル層１５の下側（基板側）には電気的にｐ型ＩｎＰ分離層による基板側空乏層生成層兼バックゲート層１３が接しているが、この実施形態ではこの接続関係はノンドープＩｎＧａＡｓＰグレード層２７、ＩｎＰバッファ層１４を介してのこととなっており、当該ノンドープＩｎＧａＡｓＰグレード層２７は導通タイプに無関係に空乏層を拡げる効果がある。つまり、この層３０を付加すると材料特性の変動に対して素子特性が保持し易い利点が産まれる。ただし、最も原理的なエピタキシャル層構造としては、第１図示の素子に示された素子構造と同じであっても良い。同様にノンドープＩｎＰバリア層１６も、この実施形態ではノンドープＩｎＰスペーサ層２８、ｎ−ＩｎＰ変調ドープ層２９を介してチャネル層１５に電気的に接続している。
この実施形態では、こうした層構造において、例えばＢｒ_２／ＨＢｒ系非選択性エッチング溶液により、個々には幅１．５μｍ、長さ３μｍ程の楕円形状の盲孔３７を第７図（Ａ）に示すように適宜間隔、例えば０．２〜０．５μｍ程度の間隔で断面方向には少なくともチャネル層１５を抜け切るように多数形成し、互いに隣接する盲孔３７，３７の間の部分を電流狭窄領域３８として確定して、この電流狭窄領域３８を介してのみ、チャネル層１５内を電流が流れ得るように規制する。ＨＩ・水素ガスを用いたドライエッチングとウェットエッチングを併用し、電流狭窄領域３８をさらに微細化することもでき、これはまた、電流狭窄効果上、有効である。
次に、第７図（Ｂ）に示されているように、燐酸過酸化水素系の選択エッチングにより電流狭窄領域３８部分の表面のｎ^＋ＩｎＧａＡｓコンタクト層３９を除去し、電流狭窄領域３８にリセス（溝）構造３６を形成して、感光領域をソース側およびドレイン側に分割する。
この構造の上に、第７図（Ｃ）に示されているように、４０ｎｍ程度、ｐ型あるいは半絶縁性のＩｎＰないしＩｎＡｌＧａＡｓ（またはＩｎＡｌＡｓ）を再成長させ、最終的に表面側空乏層生成層として用いられる化合物半導体再成長薄膜１９を形成する。この表面側空乏層生成層１９は盲孔３７の内壁面に露呈する層構造側面を被覆もし、盲孔３７内に他の材質層が充填されたときにも、チャネル層１５を含むこの層構造の側面を介しての電流漏れも抑止する。
この上にＳｉＮ_ｘ等の誘電体膜を全面コートした後、その絶縁膜および再成長された化合物半導体薄膜１９の一部を除去し、リフトオフプロセスによりソース電極３０、ドレイン電極３２として適当な導電材料、例えばＡｕＧｅ／Ｎｉ／Ａｕを蒸着形成する。この際のＩｎＰ再成長薄膜１９の選択除去には、塩酸：りん酸：乳酸：水＝１：２：１：１、ＩｎＡｌＡｓ再成長膜１９の選択除去には希釈塩酸（ＨＣｌ水溶液：Ｈ２Ｏ＝３：１）を用いることができる。
さらに必要に応じ、第７図（Ｄ）に示されているように、誘電体膜を選択除去した後に、リフトオフプロセスにより、Ｔｉ／Ｐｔ／Ａｕ等のゲート電極３１を蒸着形成する。
従って、この実施形態の素子は、素子全体としてはチャネル幅方向にある一対の盲孔３７，３７により電流経路が狭窄されたショットキゲートＦＥＴ、あるいはｐｎ接合ＦＥＴとなっている。ただ、従前の素子と異なるのは、後に詳しく触れる第１０図に示すように、本発明の趣旨に従い、全体としてみるとソース，ドレイン電極の一方が他方を平面的に見て囲繞し、結果としてチャネル層１５そのもの、及び表面側空乏層生成層１９の生成する空乏層が細長いソース電極３０を囲繞し、チャネル層１５の電流経路途中を確実に遮蔽できる構造となっていることである。
通常のＧａＡｓ系、ＩｎＡｌＡｓ系ＨＥＭＴで一般的なように、バッファ層やチャネル層が薄いｐ型の場合は、バンドポテンシャルがバッファ側に持ち上がるため、発生した正孔は基板側に散逸する傾向にある。この第６図に示す実施形態の素子でも、表面側空乏層生成層を構成するＰ−ＩｎＰまたはＩｎＡｌＧａＡｓ再成長層３４により表面側のコンダクションバンドを持ち上げる点は同様であるが、光発生した正孔の基板側への散逸は抑え込める。つまり、チャネル層１５を挟むヘテロ接合層の構成層の一つとしてノンドープＩｎＧａＡｓＰグレード層２７とｎ−ＩｎＰ変調ドープ層２９とを併用することにより、電子をチャネル層１５により形成された量子井戸に誘起する一方で、グレード層２７によるバンド傾斜構造により、正孔を基板側から表面側にドリフト移動させるパンドプロファイルを実現することができ、この結果、高い光感度を確保することができる。なお、このようにグレード層２７や変調ドープ層２９を組み込む構成は他の実施形態素子においても適宜応用することができる。
この第６図示の本発明素子構造は、ｎ−ＩｎＰ変調ドープ層２９により電子が誘起されたノンドープＩｎＧａＡｓチャネル層１５、リセス構造３６、電流狭窄領域３８および基板側空乏層生成層１３において、表面固定電荷の種類と濃度に応じた四種類のパラメータを有効に組み合わせながらバンドオフセット構造を設計することにより、多数キャリアや少数キャリアの散逸を防止し、断続的な盲孔３７の隣接するもの同士の間隙距離に応じて多数キャリア電流の経路を狭窄し、電流経路とゲート領域における光キャリアの蓄積部分と一致させることにより、フォトＦＥＴの感度を向上させることができる。
このように、表面側空乏層生成層１９の再成長プロセスを加えることにより、第１図に示した素子構造よりも素子設計の自由度が高く、表面や界面での漏れ電流が大きな長波長半導体においても、また、バックグラウンド濃度がｐ型の化合物半導体材料においても、従来例に比して高い感度を示すフォトＦＥＴを実現できる。
第８図（Ａ），（Ｂ）は、第１図示本発明素子の集積化を図ることで数十μｍ角以上に受光面積を拡張した実施形態を示している。同図（Ａ）は全体的に俯瞰した図であり、同図（Ｂ）は同図（Ａ）中、仮想線の枠Ｅａで囲った部分を取り出して要部を破砕して示す図である。複数集積されている個々の素子はそれぞれソース電極３０が表面側空乏層２１（図示の場合は既に述べたように上面のｎ−ＩｎＰ変調ドープ層１８（第１図）が溝形状にエッチングされてなくなったリセス領域１７’におけるショットキコンタクト形成用兼エッチストップ層１７の当該リセス領域１７’の下に生成される）及びドレイン電極３２により全周を囲まれていて、やはり本発明の基本構造を満たしている。素子表面を覆う絶縁膜４０に開けられた立体配線用スルーホール４１を介し、ソース，ドレインの各電極３０，３２はそれぞれ配線路を経由してボンディングパッド３０”，３２”に接続されている。分離溝３４は、感光領域全体の外周を巡っている。この分離溝３４は第１〜３図にも示されているが、特に第３図に示されているように、その壁面は基板側空乏層生成層兼バックゲート層１３とは反対極性でチャネル層１５または当該基板側空乏層生成層兼バックゲート層１３のバンドギャップよりは大きな層で覆われていることが望ましい。
第９図（Ａ）は他の集積化例を示しており、第９図（Ｂ）にはその要部のみを取り出して示しているが、第６図に示したフォトＦＥＴ構造をソース電極３０とドレイン電極３２が入れ子になった櫛形電極構造４４の間に多数形成することで受光面積を拡大した実施形態を示している。この場合にも本発明の基本的な構造はもちろん採用されている。ソース電極３０は複数の櫛形の一本一本の歯の共通の根本に相当する部分を含めて、その全体が表面側空乏層生成層１９により周囲をぐるりと囲繞されており、ドレイン電極３２も同じくソース電極を囲繞しているため、ソース電極３０を囲繞するチャネル層はソース、ドレインの各電極以外に接する部位を持たない。この櫛形構造を空間的に引き延ばしてゆくと、中心のソース電極と同心円状に表面側空乏層生成層１９があり、さらにその外側にやはり同心円状にドレイン電極がある平面構造と等価になる。実際、そうした構造であっても良い。並設された複数本のソース電極配線は共にソース電極用のボンディングパッド３０”に、ドレイン電極用の配線はドレイン電極用のボンディングパッド３２”にそれぞれ接続されている。
もちろん、既に第６図に即して述べた通り、ソース−ドレイン電極間にあって光非照射時には電流狭窄領域３８の周りのチャネル層は表面側空乏層生成層１９の存在により生成される空乏層により確実に遮断され、多数キャリア電流の経路を狭窄すると共に、電流経路と空乏層生成層下における光キャリアの蓄積部分とを平面的に見て一致させることによる感度向上効果は同様に得られる。なお、第９図（Ａ）には、第６図示のフォトＦＥＴを単に電界効果トランジスタとして用いて独立した読み出し用ＦＥＴ４５とし、これを素子群の近傍に設け、立体配線４６よりアドレス信号を供給することにより、ディテクタアレイの個別エレメントの読み出しを可能とする構造も併示されている。
第１０図は第１図示の本発明素子を集積した二次元マトリクス構造の一例を示している。行列に複数個並べられた第１図示素子のソース電極３０は同じ行に属するもの同士が相互に配線３０’により導通され、適当な基板上に設けられているソース電極用ボンディングパッド３０”に接続する一方で、同様にゲート電極３１は同じ列に属するもの同士が相互に配線３１’で導通されてゲート電極用のボンディングパッド３１”に接続されている。第１図に示したフォトＦＥＴの基本形は、既述のようにフォトディテクタとＦＥＴを立体的に組み合わせた形態を持つので、ゲート下に光生成したホールを集め、ＦＥＴの閾値を変化させることで光誘起電荷を増幅して読み出す機能に加え、光が照射されている場合でもゲート電圧を負にバイアスすることにより、光電流出力を遮断するマトリクススイッチの機能を持つ。
この点を第１１図に即して説明すると、実線は光照射時、破線は光非照射時のドレイン電流をゲートバイアス電圧に対してプロットしたもので、光照射下でゲートバイアス＋０．１Ｖにおけるドレイン電流対ドレイン電圧特性である実線の一番上の曲線を見てみると分るように、ゲート電圧を−０．３Ｖにすると光照射時でもドレイン電流を遮断することができる。一方、暗状態においては、ゲートバイアス＋０．１Ｖにおいても、ドレインバイアス０．５Ｖ程度においてはドレイン電流が流れておらず、有効なフォトディテクタとして機能していることが分かる。このマトリクススイッチ機能を利用することにより、第１０図示のアレイ構成において、順次特定のゲート電極を正に、その他のゲート電極を負にバイアスすることにより、列ごとの順次読み出しを図ることができる。
第１２図は、本発明素子を用いて組まれた化合物半導体フォトＦＥＴアレイ５１の各セルに読み出しＦＥＴ４５を設け、各列ごとに画像信号を読み取るように構成されたスマートピクセルハイブリッド集積回路装置（ＩＣ）５０を構成した場合の模式図を示している。従来の化合物半導体撮像素子は既に述べたようにＦＰＡと呼ばれる構造を取っており、貼り合わせ工程によりシリコンＬＳＩによる二次元チャージアンプアレイと接続していた。これに対し、本発明の素子をフォトＦＥＴアレイ５１や読み出しＦＥＴ４５に使うと、フォトＦＥＴアレイ５１からの信号を画素列選択信号５２により一列分ごとに既存のシリコン信号処理回路５３で読み取ることができ、実装方法や駆動方法が著しく簡素化する。従来は化合物半導体を用いたスマートピクセルの報告例は無かったが、本発明素子によれば、このようなさらに優れたスマートピクセルを提供できる。
二次元の読み出しアンプアレイが必要なＦＰＡ構造においては、読み出し回路が一画素の面積を超えることは許されないので、単なるバッファアンプとマトリクススイッチの範疇を出ることが不可能であった。対して図示のモジュールに必要なＩＣ回路は一次元アレイであるので、一チャネル当たりの幅は１００μｍ程度に制限されるものの、奥行き方向は十数ｍｍに渡って拡張可能であり、一万トランジスタ程度のトランジスタ素子を一次元に配列することが可能である。従って、二次元アレイよりは遙かに高度な信号処理を行うことが可能となる。ただ、本発明フォトＦＥＴは、通常のＰＩＮフォトダイオードに比べて数千倍の感度を有するものの、結果として数μＡレベルの電流を積分する必要が生じており、受動ＣＲ回路で十分な積分時間を確保することが困難であるため、ディジタル信号処理が必須となる。しかしこの課題は容易に解決でき、シリコンＩＣによる信号処理回路５３として変調された光信号をハイパスフィルタでＤＣ成分除去後、レファレンス信号の位相に同期して検波することにより変調周波数のみの成分を取り出し（ロックインアンプ検出）、さらにＡＤ変換器の出力をディジタル加算し、各チャネルの積分値をパラレルシリアル変換回路によりシリアルデータとして順次送出すれば良く、処理結果はＵＳＢコネクタ等を利用すればパーソナルコンピュータと容易に接続することができる。
例えば第１３図はスマートピクセルハイブリッドＩＣ５０を用いたＵＳＢモジュール５４が組み込まれている赤外線カメラ５５の模式図を示している。照明光源をパルス状に変調して上記のようなロックイン検出を行ったり、赤外フィルタ５７を併用することにより、特定の波長に対応した赤外画像を高感度に取得可能である。処理情報は上述のように、ＵＳＢコネクタ５６等を介してパーソナルコンピュータに送り込むことができる。
第１４図は第１３図示のＵＳＢモジュール５４と同様のＵＳＢモジュール５４を小型分光器５８に組み込んだ場合である。この応用例では入射光を光ファイバ５９から入射し、通常のチェルニターナ型分光器の構成に従って、集光ミラー６０、回折格子６１、フォーカスミラー６２を順に経由してＵＳＢモジュール５４の感光面（スマートピクセルハイブリッドＩＣ５０のフォトＦＥＴアレイ５１）に投影し、そのスペクトラムを計測する。なお、分光測定の場合はゲート機能が必要ないので、通常は第９図に示したリセス領域１７’をそのままに残してゲート電極は形成せず、オープンゲート型フォトＦＥＴの一次元アレイとして使用する。既に述べたように、本モジュールに同期して半導体レーザやＬＥＤを同期駆動すればロックイン検出機能を付加することができる。本モジュールを用いれば光源波長に対応する赤外光の透過スペクトラム特性が極めて高感度に計測でき、ＣＯ，ＣＯ_２等の有害ガスの検出や、体内のヘモグロビンの酸素濃度などが高感度に検出できる。さらに二次元アレイを使用し、入力スリットの部分にＭＥＭＳミラーを用いて空間的な掃引を行うと、スペクトラムの空間分布を計測することが可能となる。
第１図、第２図、第３図、第６図、第１０図に示したように、ゲート電極を有するフォトＦＥＴのゲート電極に直接変調周波数に対応する高周波信号を加え、数十ＫＨｚ〜数ＭＨｚにてフォトＦＥＴの感度を変調することにより、高速ロックイン検波が可能になる。既に掲げた文献１に開示されているように、可視光におけるスマートピクセル距離計の開発例と同様、９０°位相をずらせながらロックイン検波を行うことにより、画像信号の強度と位相を同時に計測することができ、スマートピクセルを用いたコンパクトな赤外実時間距離計を構成できる。赤外光は、霧等に対する透過性に優れ、また目に安全であるため、高輝度半導体光源と組み合わせて車の衝突防止装置等に応用するに適している。
第１５図は第１２図に示したスマートピクセルハイブリッドＩＣ５０を無侵襲診断手法として着目されている光トポグラフィに応用した例を示している。可視域ではシリコンＣＣＤやＣＭＯＳ撮像素子等により光の並列性が活かされているものの、紫外域あるいは赤外域においてはシリコンＣＣＤカメラに匹敵する高感度アレイデバイスが存在せず、未だにＰＭＴや単体のアバランシェ・フォトタイオードが使用されている。そのため、二次元ないし三次元データを取得するためには絞り機構の機械的な掃引に頼らざるを得ず、膨大な時間が必要であった。
これに対し、この第１５図に示すように、紫外域から赤外域まで高い感度を有する化合物系フォトＦＥＴの二次元アレイと並列信号処理用シリコン集積回路とのハイブリッド集積によるスマートピクセルハイブリッドＩＣ５０を光ヘテロダイン顕微鏡７０に組み込むと、光ヘテロダインによる数十ＭＨｚで赤外微弱光の強度および位相を迅速に計測し、生体の三次元トポグラフを得ることができる。この光ヘテロダイン顕微鏡７０は、数百台のＰＭＴとロックインアンプを集積した機能を持ち、従来技術では一部屋を占有する程に大きな光ＣＴ（コンピュータ・トモグラフィ：ｃｏｍｐｕｔｅｒｉｚｅｄ ｔｏｍｏｇｒａｐｈｙ）システム等も、臨床等にも利用できるコンパクトな可搬型に軽量化することができる。
図示の応用例ではフェムト秒レーザや白色光源７８から出射されたインコヒーレント光を二分岐光ファイバ７１により分岐し、一方を遅延素子７２を経て音響光学変調器７３により第一の周波数ｆ_１Ｈｚで変調を加えた後、照明系に導いて試料７５を照射させ、他方は音響光学変調器７４により第二の周波数ｆ_２Ｈｚで変調を加えた後、参照光系に導き、試料７５から反射してきて対物レンズ７６で収束された変調周波数ｆ_１の物質光と参照光とをビームスプリッタ６７において合波し、スマートピクセルハイブリッドＩＣ５０において物質光と参照光との差周波数に当たるｆ_１−ｆ_２成分を抽出する。こうすることで参照光と物質光との干渉成分のみが検出され、その結果、試料６５から反射されてきた光の位相情報、すなわちホログラムが電子的に取得される。

以上のように、本発明によると、本来的に高速化が期待されるユニポーラ系の化合物半導体によるフォトＦＥＴにおいて、従来問題とされていた製造の困難さを大いに解消した上で、漏れ電流ないし暗電流を良く抑え込み、かつ、光感度の十分に高いフォトＦＥＴが提供される。
本発明のフォトＦＥＴは、ゲート電極を除いた状態では二端子光ディテクタとして用いることができ、ゲート電極を設けた状態では、電子的な感度の調節や高速変調、およびＯＮ−ＯＦＦスイッチを備えた三端子光ディテクタとして用いることが可能となる。
また、本発明のフォトＦＥＴは、フォトキャリアをいったん空乏層生成層内の多数キャリアとして蓄える機能を有しているため、受光面積が少数キャリア拡散長に依存せず、比較的自由に素子面積を拡大することができる。従って、従来のＰＭＴのようにミリメートルオーダの受光面を設けることは比較的容易である。さらに、本発明のフォトＦＥＴは化合物半導体ＦＥＴの一種であるＨＥＭＴの下部障壁層を光吸収層に利用した構造であるとも言えるので、同じエピタキシャル層を用いた同一プロセスにより、フォトＦＥＴと通常のＦＥＴとを容易に集積することができる。また、大量生産に適したｉ線ステッパ等、標準的な光学露光装置とウェットエッチング、電極リフトオフ工程のみで製作可能であり、微細にして複雑な製造プロセスを要求することはない。
本発明ではまた、小型にして高性能な化合物半導体系素子を用いてのスマートピクセルハイブリッド集積回路装置を提供でき、ひいては極めて小型で信頼性の高い高感度カメラ、分光型光検出器や、光ヘテロダイン顕微鏡をも提供することができる。

Claims (14)

1. ソース電極とドレイン電極間の電流経路を構成すると共に該ソース電極と該ドレイン電極の間においてフォトダイオードの一部であって感光領域の一部でもあるチャネル層が基板上に形成されている化合物半導体系の光電界効果トランジスタであって；
   上記基板と上記チャネル層との間に設けられ、該チャネル層に対しホモ接合またはヘテロ接合を形成し、基板側から該チャネル層に基板側空乏層を伸ばすと共に、該チャネル層に光が照射することで光発生したキャリアによってバックゲートバイアスを掛ける基板側空乏層生成層兼バックゲート層と；
   該チャネル層の表面側に設けられ、該チャネル層よりバンドギャップが広く、上記光発生したキャリアの一方を上記チャネル層に走行させ、他方を停滞ないし遮断させるバリア層と；
   該チャネル層の表面側に設けられ、表面側から該チャネル層に表面側空乏層を伸ばし、光の非照射時には該表面側空乏層を上記基板側空乏層に接触させて上記チャネル層の内部の電流経路を閉じ、素子をオフ状態とする表面側空乏層生成層と；
   を有して成ることを特徴とする光電界効果トランジスタ。
2. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記チャネル層を走行させる上記キャリアは電子であり；
   上記バリア層は、上記チャネル層との界面においてバレンスバンドにおけるバンドオフセットをコンダクションバンドにおけるバンドオフセットよりも大きくするものであり、もって正孔のみを該界面に選択的に閉じこめること；
   を特徴とする光電界効果トランジスタ。
3. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記基板側空乏層生成層兼バックゲート層は、上記チャネル層内の多数キャリアとは反対の極性であるか半絶縁性であり、該チャネル層よりも広いバンドギャップを持つこと；
   を特徴とする光電界効果トランジスタ。
4. 請求の範囲１に記載の光電界効果トランジスタであって；
   基板側空乏層生成層兼バックゲート層の側面が半絶縁性であるか反対極性でバンドギャップの大きな層で覆われた埋め込み構造となっていること；
   を特徴とする光電界効果トランジスタ。
5. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記チャネル層の下に接するグレード層を有し；
   該グレード層の持つバンド傾斜構造により、上記光照射で発生したキャリアを上記基板側から上記表面側にドリフト移動させること；
   を特徴とする光電界効果トランジスタ。
6. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記表面側空乏層生成層に点々と複数個の開口が開けられており；
   該開口付きの表面側空乏層生成層の上に、該開口を全て充填するように上記ソース電極と上記ドレイン電極の中、一方が形成されていること；
   を特徴とする光電界効果トランジスタ。
7. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記チャネル層には、上記断面方向に見て少なくとも上記チャネル層を抜け切る盲孔が間隔をおいて複数形成され、互いに隣接する該盲孔の間の部分が電流狭窄領域となっており、該チャネル層内を流れる電流は該電流狭窄領域のみを介して流れること；
   を特徴とする光電界効果トランジスタ。
8. 請求の範囲８に記載の光電界効果トランジスタであって；
   上記表面側空乏層生成層は上記盲孔の内壁面に露呈する層構造側面を被覆もしていること；
   を特徴とする光電界効果トランジスタ。
9. 請求の範囲１に記載の光電界効果トランジスタであって；
   上記ソース電極及び上記ドレイン電極の一方の電極は平面的に見て上記チャネル層により囲繞され、他方の電極は該チャネル層を囲繞していること；
   を特徴とする光電界効果トランジスタ。
10. 請求の範囲１に記載の光電界効果トランジスタであって；
    上記ソース電極及び上記ドレイン電極間の途中にあって上記チャネル層上に形成された上記表面側空乏層生成層の上にショットキまたはｐｎ接合を形成するゲート電極が設けられていること；
    を特徴とする光電界効果トランジスタ。
11. 請求の範囲１に記載の上記光電界効果トランジスタを複数集積して成り；
    隣接する個々の該光電界効果トランジスタの間は上記基板に至る分離溝により分離されていること；
    を特徴とする集積型フォトディテクタ。
12. 請求の範囲１１に記載の集積型フォトディテクタであって；
    上記分離溝の壁面は、上記基板側空乏層生成層兼バックゲート層とは反対極性で上記チャネル層または該基板側空乏層生成層兼バックゲート層のバンドギャップよりは大きな層で覆われていること；
    を特徴とする集積型フォトディテクタ。
13. 請求の範囲１１に記載の集積型フォトディテクタであって；
    上記複数の光電界効果トランジスタは行列に設けられ、各行ごとに請求の範囲１記載の光電界効果トランジスタが光検出のためではなく読み出し用電界効果トランジスタとして同一エピタキシャル層構造で形成されていること；
    を特徴とする集積型フォトディテクタ。
14. 請求の範囲１３に記載の集積型フォトディテクタであって；
    上記複数の光電界効果トランジスタの各々には上記ソース電極及び上記ドレイン電極間の途中にあって上記チャネル層上に形成された上記表面側空乏層生成層の上にショットキまたはｐｎ接合を形成するゲート電極が設けられており；
    光の照射に伴い該複数の光電界効果トランジスタの各々は光誘起電荷を増幅して読み出させる機能に加え、光が照射されている場合でも上記ゲート電極に印加される電圧に応じて光電流出力を遮断するマトリクススイッチの機能も有するように構成されていること；
    を特徴とする集積型フォトディテクタ。

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