JP2003273126A - 横型接合型電界効果トランジスタおよびその製造方法 - Google Patents

横型接合型電界効果トランジスタおよびその製造方法

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Makoto Harada
真 原田
Kenichi Hirotsu
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聡 初川
Takashi Hoshino
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Abstract

(57)【要約】 【課題】 良好な耐圧性能を維持したままオン抵抗を低
減可能とする構造を有する横型接合型電界効果トランジ
スタを提供する。 【解決手段】 第３半導体層１３中のソース／ドレイン
領域層６，８の間には、第２半導体層１２および第３半
導体層１３にまたがるように、下面が第２半導体層１２
にまで延在するように設けられ、第２半導体層１２の不
純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート
電極層１８Ａが設けられている。また、第５半導体層１
５中のソース／ドレイン領域層６，８の間には、下面が
第４半導体層１４にまで延在するように設けられ、第１
ゲート電極層１８Ａとほぼ同じ不純物濃度を有し、か
つ、同電位を有するｐ型の不純物を含む第２ゲート電極
層１８Ｂが設けられている

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、横型接合型電界
効果トランジスタに関し、より特定的には、良好な耐圧
性能を維持したままオン抵抗を低減可能とする横型接合
型電界効果トランジスタの構造およびその製造方法に関
する。
【０００２】
【従来の技術】横型接合型電界効果トランジスタ（以
下、ＪＦＥＴ（Junction Field EffectTransistor)と称
する)は、キャリアが通過するチャネル領域の側部に設
けられたｐｎ接合に、ゲート電極から逆バイアス電圧を
印加することにより、ｐｎ接合からの空乏層をチャネル
領域へ広げ、チャネル領域のコンダクタンスを制御して
スイッチング等の動作を行う。このうち、横型ＪＦＥＴ
は、チャネル領域においてキャリアが素子表面に平行に
移動するものをいう。
【０００３】チャネルのキャリアは電子（ｎ型）でも正
孔（ｐ型）でもよいが、通常、半導体基板にＳｉＣを用
いるＪＦＥＴにおいては、チャネル領域をｎ型不純物領
域とすることが多いため、以後の説明では便宜上、チャ
ネルのキャリアは電子、したがってチャネル領域はｎ型
不純物領域として話を進めるが、チャネル領域をｐ型不
純物領域とする場合もあることは言うまでもない。
【０００４】図７２は、従来の横型ＪＦＥＴを示す断面
図である（米国特許登録番号5,264,713 Junction Field
-Effect Transistor Formed in Silicon Carbide）。ｎ
型ＳｉＣ基板１１０の上にｐ+型のエピタキシャル層１
１２が配置され、その上にｎ-型のチャネル層１１４が
形成されている。チャネル層１１４の上には、トレンチ
１２４をはさんで、一方にｎ+型のソース領域１１６
が、また他方にはｎ+型のドレイン領域１１８が配置さ
れ、それぞれの上にソース電極１２０とドレイン電極１
２２とが配置されている。ＳｉＣ基板１１０の裏面側に
は、ゲートコンタクト層１３０が形成され、その上にゲ
ート電極（図示せず）が設けられている。ソース／ドレ
イン領域１１６，１１８を通りチャネル層１１４の中に
いたる深さを有するトレンチ１２４が設けられ、トレン
チ１２４の底部と第１導電型のエピタキシャル層１１２
との間の、第２導電型のエピタキシャル層１１４にはチ
ャネル（Ｃ）が形成されている。
【０００５】エピタキシャル層１１２におけるｐ型不純
物の濃度の値は、チャネルを含むエピタキシャル層１１
４におけるｎ型の濃度の値よりも高く、接合部への逆バ
イアス電圧の印加により空乏層がチャネルに向けて拡大
する構成となっている。空乏層がチャネルを塞いだと
き、電流がチャネルを通過することができないため、オ
フ状態となる。このため、逆バイアス電圧の大きさを加
減することにより、空乏層がチャネル領域を遮断するか
否か制御することが可能となる。この結果、たとえば、
ゲート・ソース間の逆バイアス電圧を加減することによ
り、電流のオンオフ制御を行なうことが可能となる。
【０００６】また、Theory of Semiconductor Superjun
ction Devices（Jpn.J.Appl.Phys.Vol.36(1997) Part.
1,No.10.Oct.1997 pp.6254-6262）には、ＭＯＳ型電界
効果トランジスタのチャネル−ドレイン間をｐ型半導体
層とｎ型半導体層とを交互に積み重ねた構造（重接合構
造）として、オフ状態でのドレインへの電圧印加時の電
圧分布を平行平板コンデンサに近づけることにより、素
子耐圧の向上とオン抵抗の増加抑制／低下とを両立する
ことが可能であることが理論的に述べられている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記構
成からなる横型ＪＦＥＴにおいて、さらなる特性の向上
の要求のひとつとして、オン抵抗の低下が挙げられる。
特に、ノーマリオフ型タイプの横型ＪＦＥＴにおいて
は、オン抵抗の低下が強く望まれている。
【０００８】しかし、図７２に示す構造において、オン
抵抗の低下を期待して、ｐ+型のエピタキシャル層１１
２の最上部とゲートコンタクト層１３０の最下部との間
隔を広げると、オフするのに必要なゲート電圧の絶対値
が大きくなるため、その間隔の拡大には限界があり、オ
ン抵抗の低下にも限界がある。
【０００９】また、ノーマリオフ型とする場合、その間
隔はチャネル層１１４とゲートコンタクト層１３０との
接合における拡散電位で広がる空乏層の間隔よりも小さ
くする必要があるので、自ずとその間隔の拡大には限界
があり、オン抵抗の低下にも限界が生じる。
【００１０】したがって、この発明は、上記課題を解決
するためになされたものであり、良好な耐圧性能を維持
したままオン抵抗を低減可能とする構造を有する横型接
合型電界効果トランジスタを提供することを目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、この発明に基づいた横型接合型電界効果トランジス
タの１つの局面においては、半導体基板上に位置する第
１導電型不純物を含む第１半導体層と、上記第１半導体
層の上に位置し、上記第１半導体層の不純物濃度よりも
高い濃度の第２導電型不純物を含む第２半導体層と、上
記第２半導体層の上に位置し、第１導電型不純物を含む
第３半導体層と、上記第３半導体層の上に位置し、第２
導電型不純物を含む第４半導体層と、上記第４半導体層
の上に位置し、第１導電型不純物を含む第５半導体層
と、上記第５半導体層中において所定の間隔を隔てて、
下面が上記第２半導体層にまで延在するように設けら
れ、上記第２半導体層および上記第４半導体層の不純物
濃度よりも高い濃度の第２導電型の不純物を含むソース
／ドレイン領域層と、上記第３半導体層中の上記ソース
／ドレイン領域層の間において、下面が上記第２半導体
層にまで延在するように設けられ、上記第２半導体層の
不純物濃度よりも高い第１導電型の不純物濃度を含む第
１ゲート電極層と、上記第５半導体層中の上記ソース／
ドレイン領域層の間において、下面が上記第４半導体層
にまで延在するように設けられ、上記第１ゲート電極層
とほぼ同じ不純物濃度を有し、かつ、同電位を有する第
２ゲート電極層とを備える。
【００１２】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法の１つの局面においては、
半導体基板上に、第１導電型不純物を含む第１半導体層
を形成する工程と、上記第１半導体層の上に、上記第１
半導体層の不純物濃度よりも高い濃度の第２導電型不純
物を含む第２半導体層を形成する工程と、上記第２半導
体層の上に、第１導電型不純物を含む第３半導体層を形
成する工程と、上記第２半導体層と上記第３半導体層と
にまたがるように、第３半導体層の所定領域に不純物を
導入して、上記第２半導体層の不純物濃度よりも高い第
１導電型の不純物濃度を含む第１ゲート電極層を形成す
る工程と、上記第３半導体層の上に、第２導電型不純物
を含む第４半導体層を形成する工程と、上記第４半導体
層の上に、第１導電型不純物を含む第５半導体層を形成
する工程と、上記第第５半導体層の所定領域に不純物を
導入して、下面が上記第４半導体層にまで延在し、上記
第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、
同電位を有する第２ゲート電極層を形成する工程と、上
記第１ゲート電極層および上記第２ゲート電極層の両側
において、上記第５半導体層に不純物を導入して、下面
が上記第２半導体層にまで延在し、上記第２半導体層お
よび上記第４半導体層の不純物濃度よりも高い濃度の第
２導電型の不純物を含むソース／ドレイン領域層を形成
する工程とを備える。
【００１３】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上の
各半導体層の積層方向である縦方向に沿ってトランジス
タ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００１４】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００１５】また、上記発明においてさらに好ましく
は、上記第１半導体層の最上部と上記第１ゲート電極の
最下部との間の間隔が、上記第２半導体層と上記第１ゲ
ート電極層との接合における拡散電位で広がる空乏層の
間隔よりも小さく、上記第３半導体層の最上部と上記第
２ゲート電極層の最下部との間の間隔が、上記第４半導
体層と上記第２ゲート電極層との接合における拡散電位
で広がる空乏層の間隔よりも小さい。この構成により、
ノーマリオフ型の横型接合型電界効果トランジスタを実
現させることが可能になる。
【００１６】また、上記発明においてさらに好ましく
は、上記第３半導体層と上記第４半導体層との間に、上
記第２半導体層と上記第３半導体層と上記第１ゲート電
極層とほぼ同じ構造である単位トランジスタ構造を１つ
または２以上備える。この構成により、横型接合型電界
効果トランジスタ内に単位トランジスタを３以上積層さ
せることが可能になる。
【００１７】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層と、上記第２半導体層の上に
位置し、第１導電型不純物を含む第３半導体層と、上記
第３半導体層の上に位置し、第２導電型不純物を含む第
４半導体層と、上記第４半導体層の上に位置し、第１導
電型不純物を含む第５半導体層と、上記第５半導体層中
において所定の間隔を隔てて、下面が上記第２半導体層
にまで延在するように設けられ、上記第２半導体層およ
び第４半導体層の不純物濃度よりも高い濃度の第２導電
型の不純物を含むソース／ドレイン領域層と、上記第３
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第２半導体層にまで延在するように設け
られ、上記第２半導体層の不純物濃度よりも高い第１導
電型の不純物濃度を含む第１ゲート電極層と、上記第５
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第４半導体層にまで延在するように設け
られ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ、同電位を有する第２ゲート電極層と、上記第
１半導体層と上記第１ゲート電極層とに挟まれた上記第
２半導体層に、上記第１ゲート電極層とほぼ同じ不純物
濃度を有し、かつ、同電位を有する第１導電型の第１不
純物注入領域と、上記第３半導体層と上記第２ゲート電
極層とに挟まれた上記第４半導体層に、上記第１ゲート
電極とほぼ同じ不純物濃度を有し、かつ、同電位を有す
る第１導電型の第２不純物注入領域とを備える。
【００１８】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法の他の局面においては、半
導体基板上に、第１導電型不純物を含む第１半導体層を
形成する工程と、上記第１半導体層の上に、上記第１半
導体層の不純物濃度よりも高い濃度の第２導電型不純物
を含む第２半導体層を形成する工程と、上記第２半導体
層の所定領域に不純物を導入して、上記第２半導体層内
に第１導電型の第１不純物注入領域を形成する工程と、
上記第２半導体層の上に、第１導電型不純物を含む第３
半導体層を形成する工程と、上記第２半導体層と上記第
３半導体層とにまたがるように不純物を導入して、上記
第２半導体層の不純物濃度よりも高い第１導電型の不純
物濃度を含む第１ゲート電極層を形成する工程と、上記
第３半導体層の上に、第２導電型不純物を含む第４半導
体層を形成する工程と、上記第４半導体層の所定領域に
不純物を導入して、上記第４半導体層内に上記第１ゲー
ト電極とほぼ同じ不純物濃度を有し、かつ、同電位を有
する第１導電型の第２不純物注入領域を形成する工程
と、上記第４半導体層の上に、第１導電型不純物を含む
第５半導体層を形成する工程と、上記第５半導体層の所
定領域に不純物を導入して、下面が上記第４半導体層に
まで延在するように設けられ、上記第１ゲート電極層と
ほぼ同じ不純物濃度を有し、かつ、同電位を有する第２
ゲート電極層を形成する工程と、上記第１ゲート電極層
および上記第２ゲート電極層の両側において、上記第５
半導体層の所定領域に不純物を導入して、下面が上記第
２半導体層にまで延在するように設けられ、上記第２半
導体層および第４半導体層の不純物濃度よりも高い濃度
の第２導電型の不純物を含むソース／ドレイン領域層を
形成する工程とを備える。
【００１９】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上の
各半導体層の積層方向である縦方向に沿ってトランジス
タ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００２０】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００２１】上記発明において好ましくは、上記第１半
導体層の最上部と上記第１不純物注入領域の最下部との
間の間隔が、上記第２半導体層と上記第１不純物注入領
域との接合における拡散電位で広がる空乏層の間隔より
も小さく、上記第１不純物注入領域の最上部と上記第１
ゲート電極層の最下部との間の間隔が、上記第２半導体
層と上記第１ゲート電極層との接合における拡散電位で
広がる空乏層の間隔の２倍よりも小さく、上記第３半導
体層の最上部と上記第２不純物注入領域の最下部との間
の間隔が、上記第４半導体層と上記第２不純物注入領域
との接合における拡散電位で広がる空乏層の間隔よりも
小さく、上記第２不純物注入領域の最上部と上記第２ゲ
ート電極層の最下部との間の間隔が、上記第４半導体層
と上記第２ゲート電極層との接合における拡散電位で広
がる空乏層の間隔の２倍よりも小さい。この構成によ
り、ノーマリオフ型の横型接合型電界効果トランジスタ
を実現させることが可能になる。
【００２２】また、好ましくは、上記第２半導体層に
は、上記第１不純物注入領域が複数層設けられ、上記第
４半導体層には、上記第２不純物注入領域が複数層設け
られる。このように、不純物注入領域を複数層設けるこ
とにより、第２および第４半導体層を最大限に利用し
て、総チャネル幅を広くしオン抵抗を下げつつ、かつ、
ノーマリオフ型の横型接合型トランジスタを実現させる
ことが可能になる。
【００２３】上記発明において好ましくは、上記第３半
導体層と上記第４半導体層との間に、上記第２半導体層
と上記第３半導体層と上記第１ゲート電極層と上記第１
不純物注入領域とほぼ同じ構造である単位トランジスタ
構造を１つまたは２以上備える。この構成により、横型
接合型電界効果トランジスタ内に単位トランジスタを３
以上積層させることが可能になる。
【００２４】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層と、上記第２半導体層の上に
位置し、第１導電型不純物を含む第３半導体層と、上記
第３半導体層の上に位置し、第２導電型不純物を含む第
４半導体層と、上記第４半導体層の上に位置し、第１導
電型不純物を含む第５半導体層と、上記第５半導体層中
において所定の間隔を隔てて、下面が上記第２半導体層
にまで延在するように設けられ、上記第２半導体層およ
び第４半導体層の不純物濃度よりも高い濃度の第２導電
型の不純物を含むソース／ドレイン領域層と、上記第３
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第２半導体層にまで延在し、上面が上記
第４半導体層にまで延在するように設けられ、上記第２
半導体層および上記第４半導体層の不純物濃度よりも高
い第１導電型の不純物濃度を含む第１ゲート電極層と、
上記第５半導体層中の上記ソース／ドレイン領域層の間
において、下面が上記第４半導体層にまで延在するよう
に設けられ、上記第１ゲート電極層とほぼ同じ不純物濃
度を有し、かつ、同電位を有する第２ゲート電極層とを
備える。
【００２５】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成する工程と、上記第１半導体層の上に、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層を形成する工程と、上記第２
半導体層の上に、第１導電型不純物を含む第３半導体層
を形成する工程と、上記第３半導体層の上に、第２導電
型不純物を含む第４半導体層を形成する工程と、上記第
４半導体層の所定領域に不純物を導入し、下面が上記第
２半導体層にまで延在し、上面が上記第４半導体層にま
で延在し、上記第２半導体層および上記第４半導体層の
不純物濃度よりも高い第１導電型の不純物濃度を含む第
１ゲート電極層を形成する工程と、上記第４半導体層の
上に、第１導電型不純物を含む第５半導体層を形成する
工程と、上記第５半導体層の所定領域に不純物を導入
し、下面が上記第４半導体層にまで延在するように設け
られ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ、同電位を有する第２ゲート電極層を形成する
工程と、上記第１ゲート電極層および上記第２ゲート電
極層の両側において、上記第５半導体層の所定領域に不
純物を導入して、下面が上記第２半導体層にまで延在す
るように設けられ、上記第２半導体層および第４半導体
層の不純物濃度よりも高い濃度の第２導電型の不純物を
含むソース／ドレイン領域層とを備える。
【００２６】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上の
各半導体層の積層方向である縦方向に沿ってトランジス
タ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００２７】上記発明において好ましくは、上記第２半
導体層と上記第３半導体層と上記第４半導体層と、上記
第５半導体層との不純物濃度と膜厚さとがほぼ同じであ
る。この構成により、横型接合型電界効果トランジスタ
のオン抵抗を最小にし、耐圧値を最大に設定することが
可能になる。
【００２８】上記発明において好ましくは、上記第１半
導体層の最上部と上記第１ゲート電極層の最下部との間
の間隔が、上記第２半導体層と上記第１ゲート電極層と
の接合における拡散電位で広がる空乏層の間隔よりも小
さく、上記第１ゲート電極層の最上部と上記第２ゲート
電極層の最下部との間の間隔が、上記第４半導体層と上
記第１ゲート電極層との接合における拡散電位で広がる
空乏層の間隔の２倍よりも小さい。この構成により、ノ
ーマリオフ型の横型接合型電界効果トランジスタを実現
させることが可能になる。
【００２９】上記発明において好ましくは、上記第４半
導体層と上記第５半導体層との間に、上記第３半導体層
と上記第４半導体層と上記第１ゲート電極層とほぼ同じ
構造である単位トランジスタ構造を１つまたは２以上備
える。この構成により、横型接合型電界効果トランジス
タ内に単位トランジスタを３以上積層させることが可能
になる。
【００３０】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層と、上記第２半導体層の上に
位置し、第１導電型不純物を含む第３半導体層と、上記
第３半導体層の上に位置し、第２導電型不純物を含む第
４半導体層と、上記第４半導体層の上に位置し、第１導
電型不純物を含む第５半導体層と、上記第５半導体層中
において所定の間隔を隔てて、下面が上記第２半導体層
にまで延在するように設けられ、上記第２半導体層およ
び第４半導体層の不純物濃度よりも高い濃度の第２導電
型の不純物を含むソース／ドレイン領域層と、上記第３
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第２半導体層にまで延在し、上面が上記
第４半導体層にまで延在するように設けられ、上記第２
半導体層および上記第４半導体層の不純物濃度よりも高
い不純物濃度を含む第１ゲート電極層と、上記第５半導
体層中の上記ソース／ドレイン領域の間において、下面
が上記第４半導体層にまで延在するように設けられ、上
記第１ゲート電極層とほぼ同じ不純物濃度を有し、か
つ、同電位を有する第１導電型の第２ゲート電極層と、
上記第１半導体層と上記第１ゲート電極層とに挟まれた
上記第２半導体層に、上記第１ゲート電極層とほぼ同じ
不純物濃度を有し、かつ、同電位を有する第１導電型の
第１不純物注入領域と、上記第１ゲート電極層と上記第
２ゲート電極層とに挟まれた上記第４半導体層に、上記
第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同
電位を有する第１導電型の第２不純物注入領域とを備え
る。
【００３１】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板の上に、第１導電型不純物を含む第１半
導体層を形成する工程と、上記第１半導体層の上に、上
記第１半導体層の不純物濃度よりも高い濃度の第２導電
型不純物を含む第２半導体層を形成する工程と、上記第
２半導体層の上に、第１導電型不純物を含む第３半導体
層を形成する工程と、上記第３半導体層の上に、第２導
電型不純物を含む第４半導体層を形成する工程と、上記
第４半導体層の所定領域に不純物を導入して、下面が上
記第２半導体層にまで延在し、上面が上記第４半導体層
にまで延在し、、上記第２半導体層および上記第４半導
体層の不純物濃度よりも高い不純物濃度を含む第１ゲー
ト電極層を形成する工程と、上記第２半導体層の所定領
域に不純物を導入して、上記第２半導体層内に第１導電
型の第１不純物注入領域を形成する工程と、上記第４半
導体層の上に、第１導電型不純物を含む第５半導体層を
形成する工程と、上記第５半導体層の所定領域に不純物
を導入して、下面が上記第４半導体層にまで延在するよ
うに設けられ、上記第１ゲート電極層とほぼ同じ不純物
濃度を有し、かつ、同電位を有する第１導電型の第２ゲ
ート電極層を形成する工程と、上記第４半導体層の所定
領域に不純物を導入して、上記第４半導体層内に、上記
第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同
電位を有する第１導電型の第２不純物注入領域を形成す
る工程と、上記第１ゲート電極層および上記第２ゲート
電極層の両側において、下面が上記第２半導体層にまで
延在するように設けられ、上記第２半導体層および第４
半導体層の不純物濃度よりも高い濃度の第２導電型の不
純物を含むソース／ドレイン領域層を形成する工程とを
備える。
【００３２】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上の
各半導体層の積層方向である縦方向に沿ってトランジス
タ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００３３】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００３４】また、上記発明においてさらに好ましく
は、上記第１半導体層の最上部と上記第１不純物注入領
域の最下部との間の間隔が、上記第２半導体層と上記第
１不純物注入領域との接合における拡散電位で広がる空
乏層の間隔よりも小さく、上記第１不純物注入領域の最
上部と上記第１ゲート電極層の最下部との間隔が、上記
第２半導体層と上記第１ゲート電極層との接合における
拡散電位で広がる空乏層の間隔の２倍よりも小さく、上
記第１ゲート電極層の最上部と上記第２不純物注入領域
の最下部との間の間隔が、上記第４半導体層と上記第２
不純物注入領域との接合における拡散電位で広がる空乏
層の間隔の２倍よりも小さく、上記第２不純物注入領域
の最上部と上記第２ゲート電極層の最下部との間の間隔
が、上記第４半導体層と上記第２ゲート電極層との接合
における拡散電位で広がる空乏層の間隔の２倍よりも小
さい。この構成により、ノーマリオフ型の横型接合型電
界効果トランジスタを実現させることが可能になる。
【００３５】また、好ましくは、上記第２半導体層に
は、上記第１不純物注入領域が複数層設けられ、上記第
４半導体層には、上記第２不純物注入領域が複数層設け
られる。このように、不純物注入領域を複数層設けるこ
とにより、第２および第４半導体層を最大限に利用し
て、総チャネル幅を広くしオン抵抗を下げつつ、かつ、
ノーマリオフ型の横型接合型トランジスタを実現させる
ことが可能になる。
【００３６】また、上記発明においてさらに好ましく
は、上記第４半導体層と上記第５半導体層との間に、上
記第３半導体層と上記第４半導体層と上記第１ゲート電
極層と上記第２不純物注入領域とほぼ同じ構造である単
位トランジスタ構造を１つまたは２以上備える。この構
成により、横型接合型電界効果トランジスタ内に単位ト
ランジスタを３以上積層させることが可能になる。
【００３７】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層と、上記第２半導体層の上に
位置し、第１導電型不純物を含む第３半導体層と、上記
第３半導体層の上に位置し、第２導電型不純物を含む第
４半導体層と、上記第４半導体層の上に位置し、第１導
電型不純物を含む第５半導体層と、上記第５半導体層中
において所定の間隔を隔てて、下面が上記第２半導体層
にまで延在するように設けられ、上記第２半導体層およ
び第４半導体層の不純物濃度よりも高い濃度の第２導電
型の不純物を含むソース／ドレイン領域層と、上記第５
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第２半導体層にまで延在するように設け
られ、上記第２半導体層の不純物濃度よりも高い第１導
電型の不純物濃度を含む第１ゲート電極層と、上記第５
半導体層中の上記ソース／ドレイン領域層の間におい
て、下面が上記第２半導体層にまで延在するように上記
第１ゲート電極層に隣接して設けられ、上記第１ゲート
電極層とほぼ同じ不純物濃度を有し、かつ、同電位を有
する第１導電型の第２ゲート電極層とを備える。
【００３８】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成する工程と、上記第１半導体層の上に、上記
第１半導体層の不純物濃度よりも高い濃度の第２導電型
不純物を含む第２半導体層を形成する工程と、上記第２
半導体層の上に、第１導電型不純物を含む第３半導体層
を形成する工程と、上記第３半導体層の上に、第２導電
型不純物を含む第４半導体層を形成する工程と、上記第
４半導体層の上に、第１導電型不純物を含む第５半導体
層を形成する工程と、上記第５半導体層中の所定領域に
不純物を導入することにより、下面が上記第２半導体層
にまで延在するように設けられ、上記第２半導体層の不
純物濃度よりも高い第１導電型の不純物濃度を含み、上
記基板の平面方向に沿って互いに所定の間隔を隔てて配
置される第１ゲート電極層および第２ゲート電極層を形
成する工程と、上記第５半導体層中の所定領域に不純物
を導入することにより、上記第１ゲート電極層および上
記第２ゲート電極層の配置方向に沿って上記第１ゲート
電極層および上記第２ゲート電極層を両側から挟みこ
み、下面が上記第２半導体層にまで延在するように設け
られ、上記第２半導体層および第４半導体層の不純物濃
度よりも高い濃度の第２導電型の不純物を含むソース／
ドレイン領域層を形成する工程とを備える。
【００３９】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、複数の横型ＪＦ
ＥＴにおいてｐｎ接合を縦方向に配置し、ゲート電極層
を横方向に配置した構成が採用されているため、従来の
構造に対して、さらに素子のオン抵抗を下げることが可
能になる。
【００４０】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００４１】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と上記第２ゲート電極層との
間の間隔が、上記第２半導体層と上記第１ゲート電極層
との接合における拡散電位で広がる空乏層の間隔、およ
び上記第４半導体層と上記第１ゲート電極層との接合に
おける拡散電位で広がる空乏層の間隔の２倍よりも小さ
い。この構成により、ノーマリオフ型の横型接合型電界
効果トランジスタを実現させることが可能になる。
【００４２】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と上記第２ゲート電極層との
間に、下面が上記第２半導体層にまで延在するように設
けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を
有し、かつ、同電位を有する第１導電型の不純物注入領
域を１つ備える。この構成によりチャネル数が増加し、
さらにオン抵抗を下げることが可能になる。
【００４３】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と上記不純物注入領域との間
の間隔および上記不純物注入領域と上記第２ゲート電極
層との間隔が、上記第２半導体層と上記第１ゲート電極
層との接合における拡散電位で広がる空乏層の間隔、お
よび上記第４半導体層と上記第１ゲート電極層との接合
における拡散電位で広がる空乏層の間隔の２倍よりも小
さい。この構成により、ノーマリオフ型の横型接合型電
界効果トランジスタを実現させることが可能になる。
【００４４】また、上記発明においてさらに好ましく
は、上記不純物注入領域が２以上設けられる。この構成
によりチャネル数が増加し、さらにオン抵抗を下げるこ
とが可能になる。
【００４５】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層に最も近接する上記不純物注
入領域と上記第１ゲート電極層との間の間隔、上記不純
物注入領域同士の間隔、および上記第２ゲート電極層に
最も近接する上記不純物注入領域と上記第２ゲート電極
層との間の間隔が、いずれも、上記第２半導体層と上記
第１ゲート電極層との接合における拡散電位で広がる空
乏層の間隔、および上記第４半導体層と上記第１ゲート
電極層との接合における拡散電位で広がる空乏層の間隔
の２倍よりも小さい。この構成により、ノーマリオフ型
の横型接合型電界効果トランジスタを実現させることが
可能になる。
【００４６】また、上記発明においてさらに好ましく
は、上記第４半導体層と上記第５半導体層との間に、上
記第３半導体層と上記第４半導体層とほぼ同じ構造を１
つ以上有する。この構成により、半導体基板上において
隣接する横方向に沿って配置されるトランジスタ構造の
数が増加し、さらにオン抵抗を下げることが可能にな
る。
【００４７】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第２半導体
層および上記第３半導体層中において所定の間隔を隔て
て設けられ、上記第３半導体層の不純物濃度よりも高い
濃度の第２導電型の不純物を含むソース／ドレイン領域
層と、上記第２半導体層中の上記ソース／ドレイン領域
層の間において、その一方の側面が上記第３半導体層に
まで延在するように設けられ、上記上記第１半導体層の
不純物濃度よりも高い第１導電型の不純物濃度を含むゲ
ート電極層とを備える。
【００４８】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成する工程と、上記第１半導体層の上に、第２
導電型不純物を含む半導体層を形成する工程と、上記半
導体層中の所定領域に、上記基板の平面方向に沿って所
定の間隔を隔てて第１導電型不純物を導入することによ
り、第１導電型不純物を含む第２半導体層と第２導電型
不純物を含む第３半導体層とを形成する工程と、上記第
２半導体層および上記第３半導体層中の所定領域に不純
物を導入することにより、上記第２半導体層および上記
第３半導体層にまたがるように設けられ、上記第１半導
体層の不純物濃度よりも高い第１導電型の不純物濃度を
含むゲート電極層を形成する工程と、上記第２半導体層
および上記第３半導体層の所定領域に不純物を導入する
ことにより、上記第２半導体層および上記第３半導体層
が配置される方向に沿うとともに、上記ゲート電極層を
挟み込み、上記第３半導体層の不純物濃度よりも高い濃
度の第２導電型の不純物を含むソース／ドレイン領域層
を形成する工程とを備える。
【００４９】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上に
設けられる各半導体層が、半導体基板上において隣接す
る横方向に沿って配置されることにより、基板の平面方
向に沿ってトランジスタ構造を形成することになるた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。
【００５０】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層との不純物濃度と膜厚さと
がほぼ同じである。この構成により、横型接合型電界効
果トランジスタのオン抵抗を最小にし、耐圧値を最大に
設定することが可能になる。
【００５１】また、上記発明においてさらに好ましく
は、上記ゲート電極層と、上記第３半導体層の上記ゲー
ト電極層と接しない面との間隔が、上記第３半導体層と
上記ゲート電極層との接合における拡散電位で拡がる空
乏層の間隔よりも小さい。この構成により、ノーマリオ
フ型の横型接合型電界効果トランジスタを実現させるこ
とが可能になる。
【００５２】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上に、かつ、上記第３半導体層に隣接して位置し、
第１導電型不純物を含む第４半導体層と、上記第１半導
体層の上に、かつ、上記第４半導体層に隣接して位置
し、第２導電型不純物を含む第５半導体層と、上記第２
半導体層、上記第３半導体層、上記第４半導体層および
上記第５半導体層中において所定の間隔を隔てて設けら
れ、上記第３半導体層および上記第５半導体層の不純物
濃度よりも高い濃度の第２導電型の不純物を含むソース
／ドレイン領域層と、上記第２半導体層中の上記ソース
／ドレイン領域層の間において、その一方の側面が上記
第３半導体層にまで延在するように設けられ、上記第３
半導体層の不純物濃度よりも高い第１導電型の不純物濃
度を含む第１ゲート電極層と、上記第４半導体層中の上
記ソース／ドレイン領域層の間において、その一方の側
面が上記第５半導体層にまで延在するように設けられ、
上記第１ゲート電極層とほぼ同じ不純物濃度を有し、か
つ、同電位を有する第１導電型の第２ゲート電極層とを
備える。
【００５３】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００５４】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００５５】また、上記発明においてさらに好ましく
は、上記第１ゲート電極と、上記第３半導体層の上記第
１ゲート電極層と接しない面との間の間隔が、上記第３
半導体層と上記第１ゲート電極層との接合における拡散
電位で広がる空乏層の間隔よりも小さく、上記第２ゲー
ト電極層と上記第５半導体層の上記第２ゲート電極層と
接しない面との間隔が、上記第５半導体層と上記第２ゲ
ート電極層との接合における拡散電位で広がる空乏層の
間隔よりも小さい。この構成により、ノーマリオフ型の
横型接合型電界効果トランジスタを実現させることが可
能になる。
【００５６】また、上記発明においてさらに好ましく
は、上記第３半導体層と上記第４半導体層との間に、上
記第４半導体層と上記第５半導体層と上記第２ゲート電
極層とほぼ同じ構造である単位トランジスタ構造を１つ
以上備える。この構成により、横型接合型電界効果トラ
ンジスタ内に単位トランジスタを３以上設けることが可
能になる。
【００５７】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、上
記第２導電型不純物を含む第３半導体層と、上記第１半
導体層の上に、かつ、上記第３半導体層に隣接して位置
し、第１導電型不純物を含む第４半導体層と、上記第２
半導体層、上記第３半導体層および上記第４半導体層中
において所定の間隔を隔てて設けられ、上記第３半導体
層の不純物濃度よりも高い濃度の第２導電型の不純物を
含むソース／ドレイン領域層と、上記第２半導体層中の
上記ソース／ドレイン領域層の間において、その一方の
側面が上記第３半導体層にまで延在するように設けら
れ、上記第３半導体層の不純物濃度よりも高い第１導電
型の不純物濃度を含むゲート電極層とを備える。
【００５８】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００５９】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層との
不純物濃度と膜厚さとがほぼ同じである。この構成によ
り、横型接合型電界効果トランジスタのオン抵抗を最小
にし、耐圧値を最大に設定することが可能になる。
【００６０】また、上記発明においてさらに好ましく
は、上記ゲート電極層と上記第４半導体層との間の間隔
が、上記第３半導体層と上記ゲート電極層との接合にお
ける拡散電位で広がる空乏層の間隔よりも小さい。この
構成により、ノーマリオフ型の横型接合型電界効果トラ
ンジスタを実現させることが可能になる。
【００６１】また、上記発明においてさらに好ましく
は、上記第３半導体層と上記第４半導体層との間に上記
第２半導体層と上記第３半導体層と上記ゲート電極層と
ほぼ同じ構造である単位トランジスタ構造を１つまたは
２以上備える。この構成により、横型接合型電界効果ト
ランジスタ内に単位トランジスタを３以上設けることが
可能になる。
【００６２】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第２半導体
層および上記第３半導体層中において所定の間隔を隔て
て設けられ、上記第３半導体層の不純物濃度よりも高い
濃度の第２導電型の不純物を含むソース／ドレイン領域
層と、上記第２半導体層中の上記ソース／ドレイン領域
層の間において、その一方の側面が上記第３半導体層に
まで延在するように設けられ、上記第３半導体層の不純
物濃度よりも高い第１導電型の不純物濃度を含むゲート
電極層と、上記ゲート電極層と上記第３半導体層の上記
ゲート電極層と接しない面とに挟まれた上記第３半導体
層に、上記ゲート電極層とほぼ同じ不純物濃度を有し、
かつ、同電位を有する第１導電型の不純物注入領域とを
備える。
【００６３】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成する工程と、上記第１半導体層の上に、第２
導電型不純物を含む半導体層を形成する工程と、上記半
導体層中の所定領域に、上記基板の平面方向に沿って所
定の間隔を隔てて第１導電型不純物を導入することによ
り、第１導電型不純物を含む第２半導体層と第２導電型
不純物を含む第３半導体層とを形成する工程と、上記第
２半導体層および上記第３半導体層中の所定領域に不純
物を導入することにより、上記第２半導体層および上記
第３半導体層にまたがるように設けられ、上記第３半導
体層の不純物濃度よりも高い第１導電型の不純物濃度を
含むゲート電極層と、上記第３半導体層の中に、上記ゲ
ート電極層とほぼ同じ不純物濃度を有し、かつ、同電位
を有する第１導電型の不純物注入領域とを形成する工程
と、上記第２半導体層および上記第３半導体層の所定領
域に不純物を導入することにより、上記第２半導体層お
よび上記第３半導体層が配置される方向に沿うととも
に、上記ゲート電極層および不純物注入領域を挟み込
み、上記第３半導体層の不純物濃度よりも高い濃度の第
２導電型の不純物を含むソース／ドレイン領域層を形成
する工程とを備える。
【００６４】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上に
設けられる各半導体層が、半導体基板上において隣接す
る横方向に沿って配置されることにより、基板の平面方
向に沿ってトランジスタ構造を形成することになるた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。
【００６５】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層との不純物濃度と膜厚さと
がほぼ同じである。この構成により、横型接合型電界効
果トランジスタのオン抵抗を最小にし、耐圧値を最大に
設定することが可能になる。
【００６６】また、上記発明においてさらに好ましく
は、上記ゲート電極層と上記不純物注入領域との最も大
きく接する面同士の間隔が、上記第３半導体層と上記ゲ
ート電極層との接合における拡散電位で広がる空乏層の
間隔の２倍よりも小さく、上記不純物注入領域と、上記
第３半導体層の上記ゲート電極層と接しない面との間の
間隔が、上記第３半導体層と上記ゲート電極層との接合
における拡散電位で広がる空乏層の間隔よりも小さい。
この構成により、ノーマリオフ型の横型接合型電界効果
トランジスタを実現させることが可能になる。
【００６７】また、好ましくは、上記第３半導体層に
は、上記不純物注入領域が複数層設けられる。このよう
に、不純物注入領域を複数層設けることにより、総チャ
ネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオ
フ型の横型接合型トランジスタを実現させることが可能
になる。
【００６８】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上に、かつ、上記第３半導体層に隣接して位置し、
第１導電型不純物を含む第４半導体層と、上記第１半導
体層の上に、かつ上記第４半導体層に隣接して位置し、
第２導電型不純物を含む第５半導体層と、上記第２半導
体層、上記第３半導体層、上記第４半導体層および上記
第５半導体層中において所定の間隔を隔てて設けられ、
上記第３半導体層および上記第５半導体層の不純物濃度
よりも高い濃度の第２導電型の不純物を含むソース／ド
レイン領域層と、上記第２半導体層中の上記ソース／ド
レイン領域層の間において、その一方の側面が上記第３
半導体層にまで延在するように設けられ、上記第３半導
体層の不純物濃度よりも高い第１導電型の不純物濃度を
含む第１ゲート電極層と、上記第４半導体層中の上記ソ
ース／ドレイン領域層の間においてその一方の側面が上
記第５半導体層にまで延在するように設けられ、上記第
１ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電
位を有する第２ゲート電極層と、上記第４半導体層と上
記第１ゲート電極層とに挟まれた上記第３半導体層に、
上記第１ゲート電極層とほぼ同じ不純物濃度を有し、か
つ同電位を有する第１導電型の第１不純物注入領域と、
上記第２ゲート電極層と、上記第５半導体層の上記第２
ゲート電極層と接しない面とに挟まれた上記第５半導体
層に、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ、同電位を有する第１導電型の第２不純物注入
領域とを備える。
【００６９】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００７０】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層との不純物濃度と膜厚さとがほぼ同じ
である。この構成により、横型接合型電界効果トランジ
スタのオン抵抗を最小にし、耐圧値を最大に設定するこ
とが可能になる。
【００７１】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と上記第１不純物注入領域と
の最も近接する面同士の間隔が、上記第３半導体層と上
記第１ゲート電極層との接合における拡散電位で広がる
空乏層の間隔の２倍よりも小さく、上記第１不純物注入
領域と、上記第３半導体層の上記第１ゲート電極層と接
しない面との間の間隔が、上記第３半導体層と上記第１
ゲート電極層との接合における拡散電位で広がる空乏層
の間隔よりも小さく、上記第２ゲート電極層と上記第２
不純物注入領域との最も近接する面同士の間隔が、上記
第５半導体層と上記第２ゲート電極層との接合における
拡散電位で広がる空乏層の間隔の２倍よりも小さく、上
記第２不純物注入領域と、上記第５半導体層の上記第２
ゲート電極層と接しない面との間の間隔が、上記第５半
導体層と上記第２ゲート電極層との接合における拡散電
位で広がる空乏層の間隔よりも小さい。この構成によ
り、ノーマリオフ型の横型接合型電界効果トランジスタ
を実現させることが可能になる。
【００７２】また、好ましくは、上記第３半導体層に
は、上記第１不純物注入領域が複数層設けられ、上記第
５半導体層には、上記第２不純物注入領域が複数層設け
られる。このように、不純物注入領域を複数層設けるこ
とにより、総チャネル幅を広くしオン抵抗を下げつつ、
かつ、ノーマリオフ型の横型接合型トランジスタを実現
させることが可能になる。
【００７３】また、上記発明においてさらに好ましく
は、上記第３半導体層と上記第４半導体層との間に、上
記第４半導体層と上記第５半導体層と上記第２ゲート電
極層と上記第２不純物注入領域とほぼ同じ構造である単
位トランジスタ構造を１つ以上備える。この構成によ
り、横型接合型電界効果トランジスタ内に単位トランジ
スタを３以上設けることが可能になる。
【００７４】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上に、かつ、上記第３半導体層に隣接して位置し、
第１導電型不純物を含む第４半導体層と、上記第２半導
体層、上記第３半導体層および上記第４半導体層中にお
いて所定の間隔を隔てて設けられ、上記第３半導体層の
不純物濃度よりも高い濃度の第２導電型の不純物を含む
ソース／ドレイン領域層と、上記第２半導体層中の上記
ソース／ドレイン領域層の間において、その一方の側面
が上記第３半導体層にまで延在するように設けられ、上
記第３半導体層の不純物濃度よりも高い第１導電型の不
純物濃度を含むゲート電極層と、上記第４半導体層と上
記ゲート電極層とに挟まれた上記第３半導体層に、上記
ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位
を有する第１導電型の不純物注入領域とを備える。
【００７５】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００７６】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層の不
純物濃度と膜厚さとがほぼ同じである。この構成によ
り、横型接合型電界効果トランジスタのオン抵抗を最小
にし、耐圧値を最大に設定することが可能になる。
【００７７】また、上記発明においてさらに好ましく
は、上記ゲート電極層と上記不純物注入領域との間の間
隔が、上記第３半導体層と上記ゲート電極層との接合に
おける拡散電位で広がる空乏層の間隔の２倍よりも小さ
く、上記不純物注入領域と上記第４半導体層との間の間
隔が、上記第３半導体層と上記ゲート電極層との接合に
おける拡散電位で広がる空乏層の間隔よりも小さい。こ
の構成により、ノーマリオフ型の横型接合型電界効果ト
ランジスタを実現させることが可能になる。
【００７８】また、好ましくは、上記第３半導体層に
は、上記不純物注入領域が複数層設けられる。このよう
に、不純物注入領域を複数層設けることにより、総チャ
ネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオ
フ型の横型接合型トランジスタを実現させることが可能
になる。
【００７９】また、上記発明においてさらに好ましく
は、上記第３半導体層と上記第４半導体層との間に、上
記第２半導体層と上記第３半導体層と上記ゲート電極層
と上記不純物注入領域とほぼ同じ構造である単位トラン
ジスタ構造を１つまたは２以上備える。この構成によ
り、横型接合型電界効果トランジスタ内に単位トランジ
スタを３以上設けることが可能になる。
【００８０】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上に、かつ、上記第３半導体層に隣接して位置し、
第１導電型不純物を含む第４半導体層と、上記第２半導
体層、上記第３半導体層および上記第４半導体層中にお
いて所定の間隔を隔てて設けられ、上記第３半導体層の
不純物濃度よりも高い濃度の第２導電型の不純物を含む
ソース／ドレイン領域層と、上記第２半導体層中の上記
ソース／ドレイン領域層の間において、その一方の側面
が上記第３半導体層にまで延在するように設けられ、上
記第３半導体層の不純物濃度よりも高い第１導電型の不
純物濃度を含む第１ゲート電極層と、上記第４半導体層
中の上記ソース／ドレイン領域層の間において、その一
方の側面が上記第３半導体層にまで延在するように設け
られ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ同電位を有する第１導電型の第２ゲート電極層
とを備える。
【００８１】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成する工程と、上記第１半導体層の上に、第２
導電型不純物を含む半導体層を形成する工程と、上記半
導体層中の所定領域に、上記基板の平面方向に沿って所
定の間隔を隔てて第１導電型不純物を導入することによ
り、第１導電型不純物を含む第２半導体層、第２導電型
不純物を含む第３半導体層、および、第１導電型不純物
を含む第４半導体層を形成する工程と、上記第２半導体
層、上記第３半導体層、および、上記第４半導体層中の
所定領域に不純物を導入することにより、上記第２半導
体層および上記第３半導体層にまたがるように設けら
れ、上記第３半導体層の不純物濃度よりも高い第１導電
型の不純物濃度を含む第１ゲート電極層と、上記第３半
導体層および上記第４半導体層にまたがるように設けら
れ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ同電位を有する第１導電型の第２ゲート電極層
とを形成する工程と、上記第２半導体層、上記第３半導
体層、および、上記第４半導体層の所定領域に不純物を
導入することにより、上記第２半導体層、上記第３半導
体層、および、上記第４半導体層が配置される方向に沿
うとともに、上記１ゲート電極層および上記第２ゲート
電極層を挟み込み、上記第３半導体層の不純物濃度より
も高い濃度の第２導電型の不純物を含むソース／ドレイ
ン領域層を形成する工程とを備える。
【００８２】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上に
設けられる各半導体層が、半導体基板上において隣接す
る横方向に沿って配置されることにより、基板の平面方
向に沿ってトランジスタ構造を形成することになるた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。
【００８３】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層との
不純物濃度と膜厚さとがほぼ同じである。この構成によ
り、横型接合型電界効果トランジスタのオン抵抗を最小
にし、耐圧値を最大に設定することが可能になる。
【００８４】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と、上記第２ゲート電極層の
最も近接する面同士の間隔が、上記第３半導体層と上記
第１ゲート電極層との接合における拡散電位で広がる空
乏層の間隔の２倍よりも小さい。この構成により、ノー
マリオフ型の横型接合型電界効果トランジスタを実現さ
せることが可能になる。
【００８５】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上に、かつ上記第３半導体層に隣接して位置し、第
１導電型不純物を含む第４半導体層と、上記第１半導体
層の上に、かつ上記第４半導体層に隣接して位置し、第
２導電型不純物を含む第５半導体層と、上記第１半導体
層の上に、かつ、上記第５半導体層に隣接して位置し、
第１導電型不純物を含む第６半導体層と、上記第２半導
体層、上記第３半導体層、上記第４半導体層、上記第５
半導体層および上記第６半導体層中において所定の間隔
を隔てて設けられ、上記第３半導体層および上記第５半
導体層の不純物濃度よりも高い濃度の第２導電型の不純
物を含むソース／ドレイン領域層と、上記第２半導体層
中の上記ソース／ドレイン領域層の間において、その一
方の側面が上記第３半導体層にまで延在するように設け
られ、上記第３半導体層の不純物濃度よりも高い第１導
電型の不純物濃度を含む第１ゲート電極層と、上記第４
半導体層中の上記ソース／ドレイン領域層の間において
その一方の側面が上記第３半導体層にまで延在し、他方
の側面が上記第５半導体層にまで延在するように設けら
れ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ同電位を有する第１導電型の第２ゲート電極層
と、上記第６半導体層の上記ソース／ドレイン領域層の
間においてその一方の側面が上記第５半導体層にまで延
在するように設けられ、上記第１ゲート電極層とほぼ同
じ不純物濃度を有し、かつ、同電位を有する第１導電型
の第３ゲート電極層とを備える。
【００８６】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００８７】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層と、上記第６半導体層との不純物濃度
と膜厚さとがほぼ同じである。この構成により、横型接
合型電界効果トランジスタのオン抵抗を最小にし、耐圧
値を最大に設定することが可能になる。
【００８８】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と、上記第２ゲート電極層の
最も近接する面同士の間隔が、上記第３半導体層と上記
第１ゲート電極層との接合における拡散電位で広がる空
乏層の間隔の２倍よりも小さく、上記第２ゲート電極層
と上記第３ゲート電極層の最も近接する面同士の間隔
が、上記第３半導体層と上記第１ゲート電極層との接合
における拡散電位で広がる空乏層の間隔の２倍よりも小
さい。この構成により、ノーマリオフ型の横型接合型電
界効果トランジスタを実現させることが可能になる。
【００８９】また、上記発明においてさらに好ましく
は、上記第５半導体層と上記第６半導体層との間に、上
記第４半導体層と上記５半導体層と上記第２ゲート電極
層とほぼ同じ構造である単位トランジスタ構造を１つ以
上備える。この構成により、横型接合型電界効果トラン
ジスタ内に単位トランジスタを３以上設けることが可能
になる。
【００９０】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層上に位置し、第１導
電型不純物を含む第２半導体層と、上記第１半導体層の
上に、かつ、上記第２半導体層に隣接して位置し、第２
導電型不純物を含む第３半導体層と、上記第１半導体層
の上に、かつ、上記第３半導体層に隣接して位置し、第
１導電型不純物を含む第４半導体層と、上記第２半導体
層、上記第３半導体層および上記第４半導体層中におい
て所定の間隔を隔てて設けられ、上記第３半導体層の不
純物濃度よりも高い濃度の第２導電型の不純物を含むソ
ース／ドレイン領域層と、上記第２半導体層中の上記ソ
ース／ドレイン領域層の間において、その一方の側面が
上記第３半導体層にまで延在するように設けられ、上記
第３半導体層の不純物濃度よりも高い第１導電型の不純
物濃度を含む第１ゲート電極層と、上記第４半導体層中
の上記ソース／ドレイン領域層の間において、その一方
の側面が上記第３半導体層にまで延在するように設けら
れ、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ同電位を有する第２ゲート電極層と、上記第１
ゲート電極層と上記第２ゲート電極層とに挟まれた上記
第３半導体層に、上記第１ゲート電極層とほぼ同じ不純
物濃度を有し、かつ同電位を有する第１導電型の不純物
注入領域とを備える。
【００９１】また、この発明に基づいた横型接合型電界
効果トランジスタの製造方法のさらに他の局面において
は、半導体基板上に、第１導電型不純物を含む第１半導
体層を形成すると、上記第１半導体層の上に、第２導電
型不純物を含む半導体層を形成する工程と、上記半導体
層中の所定領域に、上記基板の平面方向に沿って所定の
間隔を隔てて第１導電型不純物を導入することにより、
第１導電型不純物を含む第２半導体層、第２導電型不純
物を含む第３半導体層、および、第１導電型不純物を含
む第４半導体層を形成する工程と、上記第２半導体層、
上記第３半導体層、および、上記第４半導体層中の所定
領域に不純物を導入することにより、上記第２半導体層
および上記第３半導体層にまたがるように設けられ、上
記第３半導体層の不純物濃度よりも高い第１導電型の不
純物濃度を含む第１ゲート電極層と、上記第３半導体層
および上記第４半導体層にまたがるように設けられ、上
記第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ
同電位を有する第１導電型の第２ゲート電極層と、上記
第１ゲート電極層および上記第２ゲート電極層に挟まれ
た上記第３半導体層に、上記第１ゲート電極層とほぼ同
じ不純物濃度を有し、かつ同電位を有する第１導電型の
不純物注入領域とを形成する工程と、上記第２半導体
層、上記第３半導体層、および、上記第４半導体層の所
定領域に不純物を導入することにより、上記第２半導体
層、上記第３半導体層、および、上記第４半導体層が配
置される方向に沿うとともに、上記１ゲート電極層、上
記第２ゲート電極層および不純物注入領域を挟み込み、
上記第３半導体層の不純物濃度よりも高い濃度の第２導
電型の不純物を含むソース／ドレイン領域層を形成する
工程とを備える。
【００９２】上記構成からなる横型接合型電界効果トラ
ンジスタおよびその製造方法によれば、半導体基板上に
設けられる各半導体層が、半導体基板上において隣接す
る横方向に沿って配置されることにより、基板の平面方
向に沿ってトランジスタ構造を形成することになるた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。
【００９３】上記発明において好ましくは、上記第２半
導体層と上記第３半導体層と上記第４半導体層との不純
物濃度と膜厚さとがほぼ同じである。この構成により、
横型接合型電界効果トランジスタのオン抵抗を最小に
し、耐圧値を最大に設定することが可能になる。
【００９４】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と、上記不純物注入領域の最
も近接する面同士の間隔が、上記第３半導体層と上記第
１ゲート電極層との接合における拡散電位で広がる空乏
層の間隔の２倍よりも小さく、上記不純物注入領域と、
上記第２ゲート電極の最も近接する面同士の間隔が、上
記第３半導体層と上記第１ゲート電極層との接合におけ
る拡散電位で広がる空乏層の間隔の２倍よりも小さい。
この構成により、ノーマリオフ型の横型接合型電界効果
トランジスタを実現させることが可能になる。
【００９５】また、好ましくは、上記第３半導体層に
は、上記不純物注入領域が複数層設けられる。このよう
に、不純物注入領域を複数層設けることにより、総チャ
ネル幅を広くしオン抵抗を下げつつ、かつ、ノーマリオ
フ型の横型接合型トランジスタを実現させることが可能
になる。
【００９６】上記目的を達成するため、この発明に基づ
いた横型接合型電界効果トランジスタの他の局面におい
ては、半導体基板上に位置する第１導電型不純物を含む
第１半導体層と、上記第１半導体層の上に位置し、第１
導電型不純物を含む第２半導体層と、上記第１半導体層
の上に、かつ、上記第２半導体層に隣接して位置し、第
２導電型不純物を含む第３半導体層と、上記第１半導体
層の上にかつ上記第３半導体層に隣接して位置し、第１
導電型不純物を含む第４半導体層と、上記第１半導体層
の上に、かつ、上記第４半導体層に隣接して位置し、第
２導電型不純物を含む第５半導体層と、上記第１半導体
層の上に、かつ、上記第５半導体層に隣接して位置し、
第１導電型不純物を含む第６半導体層と、上記第２半導
体層、上記第３半導体層、上記第４半導体層、上記第５
半導体層および上記第６半導体層中において所定の間隔
を隔てて設けられ、上記第３半導体層および上記第５半
導体層の不純物濃度よりも高い濃度の第２導電型の不純
物を含むソース／ドレイン領域層と、上記第２半導体層
中の上記ソース／ドレイン領域層の間において、その一
方の側面が上記第３半導体層にまで延在するように設け
られ、上記第３半導体層の不純物濃度よりも高い第１導
電型の不純物濃度を含む第１ゲート電極層と、上記第４
半導体層中の上記ソース／ドレイン領域層の間におい
て、その一方の側面が上記第３半導体層にまで延在し、
他方の側面が上記第５半導体層にまで延在するように設
けられ、上記第１ゲート電極層とほぼ同じ不純物濃度を
有し、かつ同電位を有する第１導電型の第２ゲート電極
層と、上記第６半導体層中の上記ソース／ドレイン領域
層の間において、その一方の側面が上記第５半導体層に
まで延在するように設けられ、上記第１ゲート電極層と
ほぼ同じ不純物濃度を有し、かつ、同電位を有する第１
導電型の第３ゲート電極層と、上記第１ゲート電極層と
上記第２ゲート電極層とに挟まれた上記第３半導体層
に、上記第１ゲート電極層とほぼ同じ不純物濃度を有
し、かつ、同電位を有する第１導電型の第１不純物注入
領域と、上記第２ゲート電極と上記第３ゲート電極層と
に挟まれた上記第５半導体層に、上記第１ゲート電極層
とほぼ同じ不純物濃度を有し、かつ同電位を有する第１
導電型の第２不純物注入領域とを備える。
【００９７】上記構成からなる横型接合型電界効果トラ
ンジスタによれば、半導体基板上に設けられる各半導体
層が、半導体基板上において隣接する横方向に沿って配
置されることにより、基板の平面方向に沿ってトランジ
スタ構造を形成することになるため、従来の構造に対し
て、さらに素子のオン抵抗を下げることが可能になる。
【００９８】上記発明において好ましくは、上記第２半
導体層と、上記第３半導体層と、上記第４半導体層と、
上記第５半導体層と、上記第６半導体層との不純物濃度
と膜厚さとがほぼ同じである。この構成により、横型接
合型電界効果トランジスタのオン抵抗を最小にし、耐圧
値を最大に設定することが可能になる。
【００９９】また、上記発明においてさらに好ましく
は、上記第１ゲート電極層と、上記第１不純物注入領域
の最も近接する面同士の間隔が、上記第３半導体層と上
記第１ゲート電極層との接合における拡散電位で広がる
空乏層の間隔の２倍よりも小さく、上記第１不純物注入
領域と、上記第２ゲート電極層の最も近接する面同士の
間隔が、上記第３半導体層と上記第１ゲート電極層との
接合における拡散電位で広がる空乏層の間隔の２倍より
も小さく、上記第２ゲート電極層と、上記第２不純物注
入領域の最も近接する面同士の間隔が、上記第３半導体
層と上記第１ゲート電極層との接合における拡散電位で
広がる空乏層の間隔の２倍よりも小さく、上記第２不純
物注入領域と、上記第３ゲート電極層の最も近接する面
同士の間隔が、上記第３半導体層と上記第１ゲート電極
層との接合における拡散電位で広がる空乏層の間隔の２
倍よりも小さい。この構成により、ノーマリオフ型の横
型接合型電界効果トランジスタを実現させることが可能
になる。
【０１００】また、好ましくは、上記第３半導体層に
は、上記第１不純物注入領域が複数層設けられる、上記
第５半導体層には、上記第２不純物注入領域が複数層設
けられる。このように、不純物注入領域を複数層設ける
ことにより、第２および第４半導体層を最大限に利用し
て、総チャネル幅を広くしオン抵抗を下げつつ、かつ、
ノーマリオフ型の横型接合型トランジスタを実現させる
ことが可能になる。
【０１０１】また、上記発明においてさらに好ましく
は、上記第５半導体層と上記第６半導体層との間に、上
記第４半導体層と上記第５半導体層と上記第２ゲート電
極層と上記第２不純物注入領域とほぼ同じ構造である単
位トランジスタ構造を１つ以上備える。この構成によ
り、横型接合型電界効果トランジスタ内に単位トランジ
スタを３以上設けることが可能になる。
【０１０２】
【発明の実施の形態】以下、本発明に基づいた各実施の
形態における横型接合型電界効果トランジスタの構造お
よびその製造方法について、図を参照しながら説明す
る。
【０１０３】（実施の形態１）（横型接合型電界効果ト
ランジスタ１００の構造）以下、実施の形態１における
横型接合型電界効果トランジスタ１００の構造につい
て、図１を参照して説明する。なお、図１は本実施の形
態における横型接合型電界効果トランジスタ１００の構
造を示す断面図である。
【０１０４】本実施の形態における横型接合型電界効果
トランジスタ１００の構造的特徴は、ｐｎ接合およびゲ
ート電極層を縦方向に配置するようにしたものである。
ここで、本明細書中において、縦方向とは基板の深さ方
向に沿った方向を意味し、横方向とは基板の主面に並行
な方向を意味する。
【０１０５】この横型接合型電界効果トランジスタ１０
０は、Ｓｉ等からなる半導体基板２の上に位置するｐ型
不純物を含む第１半導体層１１と、この第１半導体層１
１の上に、第１半導体層１１の不純物濃度よりも高い濃
度のｎ型不純物を含む第２半導体層１２と、この第２半
導体層１２の上に位置し、ｐ型不純物を含む第３半導体
層と１３、この第３半導体層１３の上に位置し、ｎ型不
純物を含む第４半導体層１４と、この第４半導体層１４
の上に位置し、ｐ型不純物を含む第５半導体層１５とが
設けられている。
【０１０６】ここで、第１半導体層１１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層１２、第３半導
体層１３、第４半導体層１４、および、第５半導体層１
５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程
度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3
程度に設けられる。
【０１０７】第５半導体層１５の中において所定の間隔
を隔てて、下面が第２半導体層１２にまで延在するよう
に設けられ、第２半導体層１２および第４半導体層１４
の不純物濃度よりも高い濃度のｎ型の不純物を含むソー
ス／ドレイン領域層６，８が設けられる。ソース／ドレ
イン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１
×１０20ｃｍ-3程度に設けられる。
【０１０８】第３半導体層１３中のソース／ドレイン領
域層６，８の間には、第２半導体層１２および第３半導
体層１３にまたがるように、下面が第２半導体層１２に
まで延在するように設けられ、第２半導体層１２の不純
物濃度よりも高いｐ型の不純物濃度を含む第１ゲート電
極層１８Ａが設けられている。
【０１０９】第５半導体層１５中のソース／ドレイン領
域層６，８の間には、下面が第４半導体層１４にまで延
在するように設けられ、第１ゲート電極層１８Ａとほぼ
同じ不純物濃度を有し、かつ、同電位を有するｐ型の不
純物を含む第２ゲート電極層１８Ｂが設けられている。
第１ゲート電極層１８Ａおよび第２ゲート電極層１８Ｂ
の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程
度に設けられる。
【０１１０】なお、ソース領域層６の外側には、第１半
導体層１１にまで延在するｐ型の不純物濃度を含む不純
物領域層４が設けられている。この不純物領域層４の不
純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に
設けられる。
【０１１１】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１半導体層１
１の最上部と第１ゲート電極１８Ａの最下部との間の間
隔（ｗ１１）が、第２半導体層１２と１ゲート電極層１
８Ａとの接合における拡散電位で広がる空乏層の間隔よ
りも小さくなるように設け、第３半導体層１３の最上部
と上記第２ゲート電極層１８Ｂの最下部との間の間隔ｗ
１２が、第４半導体層１４と第２ゲート電極層１８Ｂと
の接合における拡散電位で広がる空乏層の間隔よりも小
さくなるように設ければ良い。
【０１１２】（横型接合型電界効果トランジスタ１００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ１００の製造方法について、図２〜図７
を参照して説明する。なお、図２〜図７は図１に示す断
面構造にしたがった製造工程を示す断面図である。
【０１１３】図２を参照して、Ｓｉ等からなる半導体基
板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、
不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第
１半導体層１１をエピタキシャル成長により形成する。
その後、この第１半導体層１１の上に、ｎ型不純物を含
む厚さ約０．５μｍ程度、不純物濃度が第１半導体層１
１よりも高い約３×１０17ｃｍ-3程度のＳｉＣからなる
第２半導体層１２をエピタキシャル成長により形成す
る。その後、第２半導体層１２の上に、ｐ型不純物を含
む厚さ約０．５μｍ程度、不純物濃度が約３×１０17ｃ
ｍ-3程度のＳｉＣからなる第３半導体層１３をエピタキ
シャル成長により形成する。
【０１１４】次に、図３を参照して、第３半導体層１３
の上に、所定の開口パターンを有する酸化膜２００を形
成し、この酸化膜２００をマスクにして、ｐ型の不純物
を第３半導体層１３に導入して、第２半導体層１２と第
３半導体層１３とにまたがる領域に、第２半導体層１２
の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０ 20
ｃｍ-3程度のｐ型不純物を含む第１ゲート電極層１８Ａ
を形成する。なお、この時の、ｐ型の不純物の注入は、
注入エネルギ約７００ｋｅｖ、注入量約３×１０14ｃｍ
-2、および、注入エネルギ約５００ｋｅｖ、注入量約３
×１０14ｃｍ-2の２段階に分けて行なう。
【０１１５】次に、図４を参照して、酸化膜２００を除
去した後、第３半導体層１３の上に、ｎ型不純物を含む
厚さ０．５μｍ程度、不純物濃度が約３×１０17ｃｍ-3
程度のＳｉＣからなる第４半導体層１４をエピタキシャ
ル成長により形成する。その後、この第４半導体層１４
の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不純
物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第５
半導体層１５を形成する。
【０１１６】次に、図５を参照して、第５半導体層１５
の上に、所定の開口パターンを有する酸化膜２０１を形
成し、この酸化膜２０１をマスクにして、ｐ型の不純物
を第５半導体層１５に導入して、下面が第４半導体層１
４にまで延在し、第１ゲート電極層１８Ａとほぼ同じ３
×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を
含み、かつ、同電位を有する第２ゲート電極層１８Ｂを
形成する。なお、この時の、ｐ型の不純物の注入は、第
１段階が注入エネルギ約７００ｋｅｖ、注入量約３×１
０14ｃｍ-2、第２段階が注入エネルギ約５００ｋｅｖ、
注入量約３×１０14ｃｍ-2、第３段階が注入エネルギ約
２８０ｋｅｖ、注入量約５×１０14ｃｍ -2、第４段階が
注入エネルギ約１４０ｋｅｖ、注入量約５×１０14ｃｍ
-2、第５段階が注入エネルギ約７０ｋｅｖ、注入量約４
×１０14ｃｍ-2、第６段階が注入エネルギ約３０ｋｅ
ｖ、注入量約３×１０14ｃｍ-2の第６段階に分けて行な
う。
【０１１７】次に、図６を参照して、酸化膜２０１を除
去した後、再び、第５半導体層１５の上に、所定の開口
パターンを有する酸化膜２０２を形成し、この酸化膜２
０２をマスクにして、第１ゲート電極層１８Ａおよび第
２ゲート電極層１８Ｂの両側において、第５半導体層１
５に不純物を導入して、下面が第２半導体層１２にまで
延在し、第２半導体層１２および前記第４半導体層１４
の不純物濃度よりも高い１×１０19ｃｍ-3〜１×１０20
ｃｍ-3程度のｎ型の不純物を含むソース／ドレイン領域
層６，８を形成する。
【０１１８】次に、図７を参照して、酸化膜２０２を除
去した後、再び、第５半導体層１５の上に、所定の開口
パターンを有する酸化膜２０３を形成し、この酸化膜２
０２をマスクにして、ソース／ドレイン領域層６の外側
の領域において、第５半導体層１５に不純物を導入し
て、下面が第１半導体層１１にまで延在し、３×１０18
ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不
純物領域層４を形成する。その後、図示していないが、
表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ
等）、コンタクトホール開口・Ａｌ配線・パッド形成、
熱処理、オーミックコンタクト形成等の工程を経ること
により、図１に示す本実施の形態における横型接合型電
界効果トランジスタ１００が完成する。
【０１１９】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦ
ＥＴが、縦方向に積層された構成が採用されているた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。また、第２半導体層１２と、第３
半導体層１３と、第４半導体層１４と、第５半導体層１
５との不純物濃度および膜厚さを略同じ値にすることに
より、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最
大に設定することを可能としている。
【０１２０】なお、第３半導体層１３と第４半導体層１
４との間に、第２半導体層１２と第３半導体層１３と第
１ゲート電極層１８Ａとほぼ同じ構造である単位トラン
ジスタ構造を１つまたは２以上さらに設ける構造を採用
することにより、横型ＪＦＥＴの特性をより向上させる
ことが可能になる。
【０１２１】（実施の形態２） （横型接合型電界効果トランジスタ２００の構造）以
下、実施の形態２における横型接合型電界効果トランジ
スタ２００の構造について、図８を参照して説明する。
なお、図８は本実施の形態における横型接合型電界効果
トランジスタ２００の構造を示す断面図である。
【０１２２】本実施の形態における横型接合型電界効果
トランジスタ２００の構造的特徴は、上記横型接合型電
界効果トランジスタ１００と同様に、ｐｎ接合およびゲ
ート電極層を縦方向に配置するようにしたものである。
【０１２３】この横型接合型電界効果トランジスタ２０
０は、Ｓｉ等からなる半導体基板２の上に位置するｐ型
不純物を含む第１半導体層２１と、この第１半導体層２
１の上に、第１半導体層２１の不純物濃度よりも高い濃
度のｎ型不純物を含む第２半導体層２２と、この第２半
導体層２２の上に位置し、ｐ型不純物を含む第３半導体
層２３と、この第３半導体層２３の上に位置し、ｎ型不
純物を含む第４半導体層２４と、この第４半導体層２４
の上に位置し、ｐ型不純物を含む第５半導体層２５とが
設けられている。
【０１２４】ここで、第１半導体層２１の材質はＳｉ
Ｃ、膜厚は３μｍから４μｍ程度、不純物濃度は１×１
０16ｃｍ-3程度に設けられ、第２半導体層２２、第３半
導体層２３、第４半導体層２４、および、第５半導体層
２５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程
度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3
程度に設けられる。
【０１２５】第５半導体層２５中において所定の間隔を
隔てて、下面が上記第２半導体層２２にまで延在するよ
うに設けられ、第２半導体層２２および第４半導体層２
４の不純物濃度よりも高い濃度のｎ型の不純物を含むソ
ース／ドレイン領域層６，８が設けられる。ソース／ド
レイン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜
１×１０20ｃｍ-3程度に設けられる。
【０１２６】第３半導体層２３中のソース／ドレイン領
域層６，８の間には、下面が第２半導体層２２にまで延
在するように設けられ、第２半導体層２２の不純物濃度
よりも高いｐ型の不純物濃度を含む第１ゲート電極層２
８Ａが設けられている。
【０１２７】第５半導体層２５中のソース／ドレイン領
域層６，８の間には、下面が第４半導体層２４にまで延
在するように設けられ、第１ゲート電極層２８Ａとほぼ
同じ不純物濃度を有し、かつ、同電位を有するｐ型の不
純物を含む第２ゲート電極層２８Ｂが設けられている。
第１ゲート電極層２８Ａおよび第２ゲート電極層２８Ｂ
の不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程
度に設けられる。
【０１２８】また、第１半導体層２１と第１ゲート電極
層２８Ａとに挟まれた第２半導体層２２には、第１ゲー
ト電極層２８Ａとほぼ同じ不純物濃度を有し、かつ、同
電位を有するｐ型の第１不純物注入領域２９Ａが設けら
れている。さらに、第３半導体層２３と第２ゲート電極
層２８Ｂとに挟まれた第４半導体層２４に、第１ゲート
電極２８Ａとほぼ同じ不純物濃度を有し、かつ、同電位
を有するｐ型の第２不純物注入領域２９Ｂが設けられて
いる。なお、図８においては、第１不純物注入領域２９
Ａおよび第２不純物注入領域２９Ｂを一層設ける場合を
図示しているが、総チャネル幅を広くしオン抵抗を下げ
つつ、かつ、ノーマリオフ型の横型接合型トランジスタ
を実現させる観点から、半導体層内に第１不純物注入領
域２９Ａおよび第２不純物注入領域２９Ｂをそれぞれ複
数層設けることも可能である。
【０１２９】なお、ソース領域層６の外側には、第１半
導体層２１にまで延在するｐ型の不純物濃度を含む不純
物領域層４が設けられている。この不純物領域層４の不
純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に
設けられる。
【０１３０】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１半導体層２
１の最上部と第１不純物注入領域２９Ａの最下部との間
の間隔ｗ２１が、第２半導体層２２と第１不純物注入領
域２９Ａとの接合における拡散電位で広がる空乏層の間
隔よりも小さくなるように設け、第１不純物注入領域２
９Ａの最上部と上記第１ゲート電極層２８Ａの最下部と
の間の間隔（ｗ２２）が、第２半導体層２２と第１ゲー
ト電極層２８Ａとの接合における拡散電位で広がる空乏
層の間隔の２倍よりも小さくなるように設け、第３半導
体層２３の最上部と第２不純物注入領域２９Ｂの最下部
との間の間隔（ｗ２３）が、第４半導体層２４と第２不
純物注入領域２９Ｂとの接合における拡散電位で広がる
空乏層の間隔よりも小さくなるように設け、第２不純物
注入領域２９Ｂの最上部と第２ゲート電極層２８Ｂの最
下部との間の間隔（ｗ２４）が、第４半導体層２４と第
２ゲート電極層２８Ｂとの接合における拡散電位で広が
る空乏層の間隔の２倍よりも小さくなるように設ければ
良い。
【０１３１】（横型接合型電界効果トランジスタ２００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ２００の製造方法について、図９〜図１
６を参照して説明する。なお、図９〜図１６は図８に示
す断面構造にしたがった製造工程を示す断面図である。
【０１３２】図９を参照して、Ｓｉ等からなる半導体基
板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程度、
不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからなる第
１半導体層２１をエピタキシャル成長により形成する。
その後、この第１半導体層２１の上に、ｎ型不純物を含
む厚さ約０．５μｍ程度、不純物濃度が第１半導体層１
１よりも高い約３×１０17ｃｍ-3程度のＳｉＣからなる
第２半導体層２２をエピタキシャル成長により形成す
る。
【０１３３】次に、図１０を参照して、第２半導体層２
２の上に、所定の開口パターンを有する酸化膜２０４ａ
を形成し、この酸化膜２０４ａをマスクにして、ｐ型の
不純物を第２半導体層２２に導入して、第２半導体層２
２内に、３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ
型不純物を含む第１不純物注入領域２９Ａを形成する。
なお、この時の、ｐ型の不純物の注入条件は、注入エネ
ルギ約２７０ｋｅｖ、注入量約７×１０13ｃｍ-2程度で
ある。
【０１３４】その後、図１１を参照して、酸化膜２０４
ａを除去した後、第２半導体層２２の上に、ｐ型不純物
を含む厚さ約０．５μｍ程度、不純物濃度が約３×１０
17ｃｍ-3程度のＳｉＣからなる第３半導体層２３をエピ
タキシャル成長により形成する。
【０１３５】次に、第３半導体層２３の上に、所定の開
口パターンを有する酸化膜２０４ｂを形成し、この酸化
膜２０４ｂをマスクにして、ｐ型の不純物を第３半導体
層２３に導入して、第２半導体層２２と第３半導体層２
３とにまたがる領域に、第２半導体層２２の不純物濃度
よりも高い３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度の
ｐ型不純物を含む第１ゲート電極層２８Ａを形成する。
なお、この時の、ｐ型の不純物の注入条件は、注入エネ
ルギ約３５０ｋｅｖ，注入量約１×１０14ｃｍ -2程度で
ある。
【０１３６】次に、図１２を参照して、酸化膜２０４ｂ
を除去した後、第３半導体層２３の上に、ｎ型不純物を
含む厚さ約０．５μｍ程度、不純物濃度が第１半導体層
１１よりも高い３×１０17ｃｍ-3程度のＳｉＣからなる
第４半導体層２４を形成する。
【０１３７】その後、第４半導体層２４の上に、所定の
開口パターンを有する酸化膜２０５ａを形成し、この酸
化膜２０５ａをマスクにして、ｐ型の不純物を第４半導
体層２４に導入して、第４半導体層２４内に、３×１０
18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含む第
２不純物注入領域２９Ｂを形成する。なお、この時の、
ｐ型の不純物の注入条件は、注入エネルギ２７０ｋｅ
ｖ、注入量７×１０13ｃｍ-2程度である。
【０１３８】次に、図１３を参照して、第４半導体層２
４の上に、ｐ型不純物を含む厚さ約０．５μｍ程度、不
純物濃度が約３×１０17ｃｍ-3程度のＳｉＣからなる第
５半導体層２５をエピタキシャル成長により形成する。
【０１３９】次に、図１４を参照して、第５半導体層２
５の上に、所定の開口パターンを有する酸化膜２０５ｂ
を形成し、この酸化膜２０５ｂをマスクにして、ｐ型の
不純物を第５半導体層２５に導入して、第４半導体層２
４と第５半導体層２５とにまたがる領域に、第２半導体
層２２の不純物濃度よりも高い３×１０18ｃｍ-3〜１×
１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極層
２８Ｂを形成する。なお、この時の、ｐ型の不純物の注
入は、第１段階が注入エネルギ約３５０ｋｅｖ、注入量
約１×１０14ｃｍ-2、第２段階が注入エネルギ約２５０
ｋｅｖ、注入量約２×１０14ｃｍ-2、第３段階が注入エ
ネルギ約１４０ｋｅｖ、注入量約５×１０14ｃｍ-2、第
４段階が注入エネルギ約７０ｋｅｖ、注入量約４×１０
14ｃｍ-2、第５段階が注入エネルギ約３０ｋｅｖ、注入
量約３×１０14ｃｍ-2の第５段階に分けて行なう。
【０１４０】次に、図１５を参照して、酸化膜２０５を
除去した後、再び、第５半導体層１５の上に、所定の開
口パターンを有する酸化膜２０６を形成し、この酸化膜
２０６をマスクにして、第１不純物注入領域２９Ａ、第
２不純物注入領域２９Ｂ、第１ゲート電極層２８Ａ、お
よび、第２ゲート電極層２８Ｂの両側において、第５半
導体層１５に不純物を導入して、下面が第２半導体層２
２にまで延在し、第２半導体層２２および前記第４半導
体層２４の不純物濃度よりも高い１×１０19ｃｍ-3〜１
×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレ
イン領域層６，８を形成する。
【０１４１】次に、図１６を参照して、酸化膜２０６を
除去した後、再び、第５半導体層１５の上に、所定の開
口パターンを有する酸化膜２０７を形成し、この酸化膜
２０７をマスクにして、ソース／ドレイン領域層６の外
側の領域において、第５半導体層１５に不純物を導入し
て、下面が第１半導体層２１にまで延在し、３×１０ 18
ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不
純物領域層４を形成する。その後、図示していないが、
表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ
等）、コンタクトホール開口・Ａｌ配線・パッド形成、
熱処理、オーミックコンタクト形成等の工程を経ること
により、図８に示す本実施の形態における横型接合型電
界効果トランジスタ２００が完成する。
【０１４２】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦ
ＥＴが、縦方向に積層された構成が採用されているた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。また、第２半導体層２２と、第３
半導体層２３と、第４半導体層２４と、第５半導体層２
５との不純物濃度および膜厚さを略同じ値にすることに
より、横型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最
大に設定することを可能としている。
【０１４３】なお、第３半導体層２３と第４半導体層２
４との間に、第２半導体層２２と第３半導体層２３と第
１ゲート電極層２８Ａと第１不純物注入領域２９Ａとほ
ぼ同じ構造である単位トランジスタ構造を１つまたは２
以上さらに設ける構造を採用することにより、横型ＪＦ
ＥＴの特性をより向上させることが可能になる。
【０１４４】（実施の形態３） （横型接合型電界効果トランジスタ３００の構造）以
下、実施の形態３における横型接合型電界効果トランジ
スタ３００の構造について、図１７を参照して説明す
る。なお、図１７は本実施の形態における横型接合型電
界効果トランジスタ３００の構造を示す断面図である。
【０１４５】本実施の形態における横型接合型電界効果
トランジスタ３００の構造的特徴は、上記横型接合型電
界効果トランジスタ１００と同様に、ｐｎ接合およびゲ
ート電極層を縦方向に配置するようにしたものである。
【０１４６】この横型接合型電界効果トランジスタ３０
０は、Ｓｉ等からなる半導体基板２上に位置するｐ型不
純物を含む第１半導体層３１と、この第１半導体層３１
の上に、第１半導体層３１の不純物濃度よりも高い濃度
のｎ型不純物を含む第２半導体層３２と、この第２半導
体層３２の上に位置し、ｐ型不純物を含む第３半導体層
３３と、この第３半導体層３３の上に位置し、ｎ型不純
物を含む第４半導体層３４と、この第４半導体層３４の
上に位置し、ｐ型不純物を含む第５半導体層３５と、こ
の第５半導体層３５の上に位置し、ｎ型不純物を含む第
６半導体層３６と、この第６半導体層３６の上に位置
し、ｐ型不純物を含む第７半導体層３７とが設けられて
いる。
【０１４７】ここで、第１半導体層３１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層３２、第３半導
体層３３、第４半導体層３４、第５半導体層３５、第６
半導体層３６、および、第７半導体層３７の材質はＳｉ
Ｃ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は
１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられ
る。
【０１４８】第７半導体層３７中において所定の間隔を
隔てて、下面が上記第２半導体層３２にまで延在するよ
うに設けられ、上記第２半導体層３２、第４半導体層３
４、および第６半導体層３６の不純物濃度よりも高い濃
度のｎ型の不純物を含むソース／ドレイン領域層６，８
が設けられる。ソース／ドレイン領域層６，８の不純物
濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設け
られる。
【０１４９】第３半導体層３３中のソース／ドレイン領
域層６，８の間には、下面が第２半導体層３２にまで延
在し、上面が第４半導体層３４にまで延在するように設
けられ、第２半導体層３２および第４半導体層３４の不
純物濃度よりも高いｐ型の不純物濃度を含む第１ゲート
電極層３８Ａが設けられている。
【０１５０】第５半導体層３５中のソース／ドレイン領
域層６，８の間には、下面が第４半導体層３４にまで延
在し、上面が第６半導体層３６にまで延在するように設
けられ、第４半導体層３４および第６半導体層３６の不
純物濃度よりも高いｐ型の不純物濃度を含む第２ゲート
電極層３８Ｂが設けられている。
【０１５１】第７半導体層３７中のソース／ドレイン領
域層６，８の間には、下面が第６半導体層にまで延在す
るように設けられ、第１ゲート電極層３８Ａおよび第２
ゲート電極層３８Ｂとほぼ同じ不純物濃度を有し、か
つ、同電位を有するｐ型の不純物を含む第３ゲート電極
層と３８Ｃが設けられている。
【０１５２】第１ゲート電極層３８Ａ、第２ゲート電極
層３８Ｂ、および、第３ゲート電極層３８Ｃの不純物濃
度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けら
れる。
【０１５３】なお、ソース領域層６の外側には、第１半
導体層３１にまで延在するｐ型の不純物濃度を含む不純
物領域層４が設けられている。この不純物領域層４の不
純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に
設けられる。
【０１５４】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１半導体層３
１の最上部と第１ゲート電極層３８Ａの最下部との間の
間隔（ｗ３１）が、第２半導体層３２と第１ゲート電極
層３８Ａとの接合における拡散電位で広がる空乏層の間
隔よりも小さくなるように設け、第１ゲート電極層３８
Ａの最上部と第２ゲート電極層３８Ｂの最下部との間の
間隔（ｗ３２）が、第４半導体層３４と第１ゲート電極
層３８Ａとの接合における拡散電位で広がる空乏層の間
隔の２倍よりも小さくなるように設ければ良い。
【０１５５】（横型接合型電界効果トランジスタ３００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ３００の製造方法について、図１８〜図
２５を参照して説明する。なお、図１８〜図２５は図１
７に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０１５６】図１８を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層３１をエピタキシャル成長により形成す
る。その後、この第１半導体層３１の上に、ｎ型不純物
を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が
第１半導体層３１よりも高い１×１０17ｃｍ-3〜３×１
０17ｃｍ-3程度のＳｉＣからなる第２半導体層３２をエ
ピタキシャル成長により形成する。その後、第２半導体
層３２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．
０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０
17ｃｍ-3程度のＳｉＣからなる第３半導体層３３をエピ
タキシャル成長により形成する。その後、第３半導体層
３３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度のＳｉＣからなる第４半導体層３４をエピタ
キシャル成長により形成する。
【０１５７】次に、図１９を参照して、第４半導体層３
４の上に、所定の開口パターンを有する酸化膜２０８を
形成し、この酸化膜２０８をマスクにして、ｐ型の不純
物を第４半導体層３４の所定領域に不純物を導入し、下
面が第２半導体層３２にまで延在し、上面が第４半導体
層３４にまで延在し、第２半導体層３２および第４半導
体層３４の不純物濃度よりも高い３×１０18ｃｍ-3〜１
×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極
層３８Ａを形成する。
【０１５８】次に、図２０を参照して、第４半導体層３
４の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μ
ｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃ
ｍ-3程度のＳｉＣからなる第５半導体層３５を形成す
る。その後、第５半導体層３５の上に、ｎ型不純物を含
む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×
１０17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる
第６半導体層３６をエピタキシャル成長により形成す
る。
【０１５９】次に、図２１を参照して、第６半導体層３
６の上に、所定の開口パターンを有する酸化膜２０９を
形成し、この酸化膜２０９をマスクにして、ｐ型の不純
物を第６半導体層３６の所定領域に不純物を導入し、下
面が第４半導体層３４にまで延在し、上面が第６半導体
層３６にまで延在し、第４半導体層３４および第６半導
体層３６の不純物濃度よりも高い３×１０18ｃｍ-3〜１
×１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極
層３８Ｂを形成する。
【０１６０】次に、図２２を参照して、酸化膜２０９を
除去した後、第６半導体層３６の上に、ｐ型不純物を含
む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×
１０ 17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる
第７半導体層３７をエピタキシャル成長により形成す
る。
【０１６１】次に、図２３を参照して、第７半導体層３
７の上に、所定の開口パターンを有する酸化膜２１０を
形成し、この酸化膜２１０をマスクにして、ｐ型の不純
物を第７半導体層３７の所定領域に不純物を導入し、下
面が第６半導体層３６にまで延在し、第６半導体層３６
の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０ 20
ｃｍ-3程度のｐ型不純物を含む第３ゲート電極層３８Ｃ
を形成する。
【０１６２】次に、図２４を参照して、酸化膜２１０を
除去した後、再び、第７半導体層３７の上に、所定の開
口パターンを有する酸化膜２１１を形成し、この酸化膜
２１１をマスクにして、第１ゲート電極層３８Ａ、第２
ゲート電極層３８Ｂ、および、第３ゲート電極層３８Ｃ
の両側において、第７半導体層３７に不純物を導入し
て、下面が第２半導体層３２にまで延在し、第２半導体
層３２および前記第４半導体層３４の不純物濃度よりも
高い１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の
不純物を含むソース／ドレイン領域層６，８を形成す
る。
【０１６３】次に、図２５を参照して、酸化膜２１１を
除去した後、再び、第７半導体層３７の上に、所定の開
口パターンを有する酸化膜２１２を形成し、この酸化膜
２１２をマスクにして、ソース／ドレイン領域層６の外
側の領域において、第７半導体層３７に不純物を導入し
て、下面が第１半導体層３１にまで延在し、３×１０ 18
ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不
純物領域層４を形成する。その後、図示していないが、
表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ
等）、コンタクトホール開口・Ａｌ配線・パッド形成、
熱処理、オーミックコンタクト形成等の工程を経ること
により、図１７に示す本実施の形態における横型接合型
電界効果トランジスタ３００が完成する。
【０１６４】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦ
ＥＴが、縦方向に積層された構成が採用されているた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。また、第２半導体層３２と、第３
半導体層３３と、第４半導体層３４と、第５半導体層３
５と、第６半導体層３６と、第７半導体層３７との不純
物濃度および膜厚さを略同じ値にすることにより、横型
ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定す
ることを可能としている。
【０１６５】なお、第４半導体層３４と第５半導体層３
５との間に、第３半導体層３３と第４半導体層３４と第
１ゲート電極層３８Ａとほぼ同じ構造である単位トラン
ジスタ構造を１つまたは２以上さらに設ける構造を採用
することにより、横型ＪＦＥＴの特性をより向上させる
ことが可能になる。
【０１６６】（実施の形態４）（横型接合型電界効果ト
ランジスタ４００の構造）以下、実施の形態４における
横型接合型電界効果トランジスタ４００の構造につい
て、図２６を参照して説明する。なお、図２６は本実施
の形態における横型接合型電界効果トランジスタ４００
の構造を示す断面図である。
【０１６７】本実施の形態における横型接合型電界効果
トランジスタ４００の構造的特徴は、上記横型接合型電
界効果トランジスタ１００と同様に、ｐｎ接合およびゲ
ート電極層を縦方向に配置するようにしたものである。
【０１６８】この横型接合型電界効果トランジスタ４０
０は、Ｓｉ等からなる半導体基板２の上に位置するｐ型
不純物を含む第１半導体層４１と、この第１半導体層４
１の上に位置し、第１半導体層４１の不純物濃度よりも
高い濃度のｎ型不純物を含む第２半導体層４２と、この
第２半導体層４２の上に位置し、ｐ型不純物を含む第３
半導体層４３と、この第３半導体層４３の上に位置し、
ｎ型不純物を含む第４半導体層４４と、この第４半導体
層４４の上に位置し、ｐ型不純物を含む第５半導体層４
５と、この第５半導体層４５の上に位置し、ｎ型不純物
を含む第６半導体層４６と、この第６半導体層４６の上
に位置し、ｐ型不純物を含む第７半導体層４７とが設け
られている。
【０１６９】ここで、第１半導体層４１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層４２、第３半導
体層４３、第４半導体層４４、第５半導体層４５、第６
半導体層４６、および、第７半導体層４７の材質はＳｉ
Ｃ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は
１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられ
る。
【０１７０】第７半導体層４７において所定の間隔を隔
てて、下面が第２半導体層４２にまで延在するように設
けられ、第２半導体層４２、第４半導体層４４、およ
び、第６半導体層４６の不純物濃度よりも高い濃度のｎ
型の不純物を含むソース／ドレイン領域層６，８が設け
られる。ソース／ドレイン領域層６，８の不純物濃度は
１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられ
る。
【０１７１】第３半導体層４３中のソース／ドレイン領
域層６，８の間には、下面が第２半導体層４２にまで延
在し、上面が上記第４半導体層４４にまで延在するよう
に設けられ、第２半導体層４２、上記第４半導体層４
４、および、第６半導体層４６の不純物濃度よりも高い
不純物濃度を含む第１ゲート電極層４８Ａが設けられて
いる。
【０１７２】第５半導体層４５中のソース／ドレイン領
域層６，８の間には、下面が第４半導体層４４にまで延
在し、上面が上記第６半導体層４６にまで延在するよう
に設けられ、第１ゲート電極層２８Ａとほぼ同じ不純物
濃度を有し、かつ、同電位を有するｐ型の不純物を含む
第２ゲート電極層４８Ｂが設けられている。
【０１７３】第７半導体層４７中のソース／ドレイン領
域６，８の間において、下面が第６半導体層４６にまで
延在するように設けられ、第１ゲート電極層４８Ａおよ
び第２ゲート電極層４８Ｂとほぼ同じ不純物濃度を有
し、かつ、同電位を有するｐ型の第３ゲート電極層４８
Ｃが設けられている。第１ゲート電極層４８Ａ、第２ゲ
ート電極層４８Ｂ、および、第３ゲート電極層４８Ｃの
不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度
に設けられる。
【０１７４】また、第１半導体層４１と第１ゲート電極
層４８Ａとに挟まれた第２半導体層４２に、第１ゲート
電極層４８Ａとほぼ同じ不純物濃度を有し、かつ、同電
位を有するｐ型の第１不純物注入領域３９Ａが設けら
れ、第１ゲート電極層４８Ａと第２ゲート電極層４８Ｂ
とに挟まれた第４半導体層４４に、第１ゲート電極層４
８Ａとほぼ同じ不純物濃度を有し、かつ同電位を有する
ｐ型の第２不純物注入領域４９Ｂが設けられ、第２ゲー
ト電極層４８Ｂと第３ゲート電極層４８Ｃとに挟まれた
第６半導体層４６に、第１ゲート電極層４８Ａおよび第
２ゲート電極層４８Ｂとほぼ同じ不純物濃度を有し、か
つ同電位を有するｐ型の第３不純物注入領域４９Ｃが設
けられている。なお、図２６においては、第１不純物注
入領域４９Ａ、第２不純物注入領域４９Ｂ、および、第
３不純物注入領域４９Ｃを一層設ける場合を図示してい
るが、総チャネル幅を広くしオン抵抗を下げつつ、か
つ、ノーマリオフ型の横型接合型トランジスタを実現さ
せる観点から、半導体層内に第１不純物注入領域４９
Ａ、第２不純物注入領域４９Ｂ、および、第３不純物注
入領域４９Ｃをそれぞれ複数層設けることも可能であ
る。
【０１７５】なお、ソース領域層６の外側には、第１半
導体層４１にまで延在するｐ型の不純物濃度を含む不純
物領域層４が設けられている。この不純物領域層４の不
純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に
設けられる。
【０１７６】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１半導体層４
１の最上部と第１ゲート電極層４８Ａの最下部との間の
間隔（ｗ４１）が、第２半導体層４２と第１ゲート電極
層４８Ａとの接合における拡散電位で広がる空乏層の間
隔よりも小さくなるように設け、第１ゲート電極層４８
Ａの最上部と第２ゲート電極層４８Ｂの最下部との間の
間隔（ｗ４２）が、第４半導体層４４と第１ゲート電極
層４８Ａとの接合における拡散電位で広がる空乏層の間
隔と、第４半導体層４４と第２ゲート電極層４８Ｂとの
接合における拡散電位で広がる空乏層の間隔との和より
も小さくなるように設ければ良い。
【０１７７】さらに好ましくは、第１半導体層４１の最
上部と第１不純物注入領域４９Ａの最下部との間の間隔
（ｗ４３）が、第２半導体層４２と第１不純物注入領域
４９Ａとの接合における拡散電位で広がる空乏層の間隔
よりも小さく、第１不純物注入領域４９Ａの最上部と第
１ゲート電極層４８Ａの最下部との間隔（ｗ４４）が、
第２半導体層４２と第１ゲート電極層４８Ａとの接合に
おける拡散電位で広がる空乏層の間隔の２倍よりも小さ
くなるように設け、第１ゲート電極層４８Ａの最上部と
第２不純物注入領域４９Ｂの最下部との間の間隔（ｗ４
５）が、第４半導体層と第２不純物注入領域４９Ｂとの
接合における拡散電位で広がる空乏層の間隔の２倍より
も小さくなるように設け、第２不純物注入領域４９Ｂの
最上部と第２ゲート電極層４８Ｂの最下部との間の間隔
（ｗ４６）が、第４半導体層４４と第２ゲート電極層４
８Ｂとの接合における拡散電位で広がる空乏層の間隔の
２倍よりも小さくなるように設ければ良い。
【０１７８】（横型接合型電界効果トランジスタ４００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ４００の製造方法について、図２７〜図
３７を参照して説明する。なお、図２７〜図３７は図２
６に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０１７９】図２７を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層４１をエピタキシャル成長により形成す
る。その後、この第１半導体層４１の上に、ｎ型不純物
を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が
第１半導体層４１よりも高い１×１０17ｃｍ-3〜３×１
０17ｃｍ-3程度のＳｉＣからなる第２半導体層４２をエ
ピタキシャル成長により形成する。その後、第２半導体
層４２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．
０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０
17ｃｍ-3程度のＳｉＣからなる第３半導体層４３をエピ
タキシャル成長により形成する。その後、第３半導体層
４３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度のＳｉＣからなる第４半導体層４４をエピタ
キシャル成長により形成する。
【０１８０】次に、図２８を参照して、第４半導体層４
４の上に、所定の開口パターンを有する酸化膜２１３を
形成し、この酸化膜２１３をマスクにして、ｐ型の不純
物を第４半導体層４４の所定領域に不純物を導入し、下
面が第２半導体層４２にまで延在し、上面が第４半導体
層４４にまで延在し、第２半導体層４２および第４半導
体層４４の不純物濃度よりも高い３×１０18ｃｍ-3〜１
×１０20ｃｍ-3程度のｐ型不純物を含む第１ゲート電極
層４８Ａを形成する。
【０１８１】次に、図２９を参照して、引続き酸化膜２
１３をマスクにして、ｐ型の不純物を第２半導体層４２
内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物
濃度を有し、かつ同電位を有する、不純物濃度が３×１
０18ｃｍ-3〜１×１０20ｃｍ -3程度の第１不純物注入領
域４９Ａを形成する。
【０１８２】次に、図３０を参照して、酸化膜２１２を
除去した後、第４半導体層３４の上に、ｐ型不純物を含
む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×
１０ 17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる
第５半導体層４５を形成する。その後、第５半導体層４
５の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０μ
ｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃ
ｍ-3程度のＳｉＣからなる第６半導体層４６を形成す
る。
【０１８３】次に、図３１を参照して、第６半導体層４
６の上に、所定の開口パターンを有する酸化膜２１４を
形成し、この酸化膜２１４をマスクにして、ｐ型の不純
物を第６半導体層４４の所定領域に不純物を導入し、下
面が第４半導体層４４にまで延在し、上面が第６半導体
層４６にまで延在し、第４半導体層４４および第６半導
体層４６の不純物濃度よりも高い３×１０18ｃｍ-3〜１
×１０20ｃｍ-3程度のｐ型不純物を含む第２ゲート電極
層４８Ｂを形成する。
【０１８４】次に、図３２を参照して、引続き酸化膜２
１４をマスクにして、ｐ型の不純物を第４半導体層４４
内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物
濃度を有し、かつ同電位を有する、不純物濃度が３×１
０18ｃｍ-3〜１×１０20ｃｍ -3程度の第２不純物注入領
域４９Ｂを形成する。
【０１８５】次に、図３３を参照して、酸化膜２１４を
除去した後、第６半導体層４６の上に、ｐ型不純物を含
む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が１×
１０ 17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる
第７半導体層４７をエピタキシャル成長により形成す
る。
【０１８６】次に、図３４を参照して、第７半導体層３
７の上に、所定の開口パターンを有する酸化膜２１５を
形成し、この酸化膜２１５をマスクにして、ｐ型の不純
物を第７半導体層３７の所定領域に不純物を導入し、下
面が第６半導体層４６にまで延在し、第６半導体層４６
の不純物濃度よりも高い３×１０18ｃｍ-3〜１×１０ 20
ｃｍ-3程度のｐ型不純物を含む第３ゲート電極層４８Ｃ
を形成する。
【０１８７】次に、図３５を参照して、引続き酸化膜２
１５をマスクにして、ｐ型の不純物を第６半導体層４６
内に導入し、第１ゲート電極層４８Ａとほぼ同じ不純物
濃度を有し、かつ同電位を有する、不純物濃度が３×１
０18ｃｍ-3〜１×１０20ｃｍ -3程度の第３不純物注入領
域４９Ｃを形成する。
【０１８８】次に、図３６を参照して、酸化膜２１５を
除去した後、再び、第７半導体層３７の上に、所定の開
口パターンを有する酸化膜２１６を形成し、この酸化膜
２１６をマスクにして、第１ゲート電極層４８Ａ、第２
ゲート電極層４８Ｂ、第３ゲート電極層４８Ｃ、第１不
純物注入領域４９Ａ、第２不純物注入領域４９Ｂ、およ
び、第３不純物注入領域４９Ｃの両側において、第７半
導体層４７に不純物を導入して、下面が第２半導体層４
２にまで延在し、第２半導体層４２および前記第４半導
体層４４の不純物濃度よりも高い１×１０19ｃｍ-3〜１
×１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレ
イン領域層６，８を形成する。
【０１８９】次に、図３７を参照して、酸化膜２１６を
除去した後、再び、第７半導体層３７の上に、所定の開
口パターンを有する酸化膜２１７を形成し、この酸化膜
２１７をマスクにして、ソース／ドレイン領域層６の外
側の領域において、第７半導体層４７に不純物を導入し
て、下面が第１半導体層４１にまで延在し、３×１０ 18
ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型の不純物を含む不
純物領域層４を形成する。その後、図示していないが、
表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ
等）、コンタクトホール開口・Ａｌ配線・パッド形成、
熱処理、オーミックコンタクト形成等の工程を経ること
により、図２６に示す本実施の形態における横型接合型
電界効果トランジスタ４００が完成する。
【０１９０】なお、上記実施の形態１〜４において、図
示していないが、ゲート間接続領域層の形成は、その深
さによっては、複数回に分けてイオン注入を行なう必要
がある。この場合、ゲート電極層および不純物注入領域
の形成のためのイオン注入を行なう段階でも、ゲート間
接続領域層の形成のための不純物注入を行なう。
【０１９１】なお、ゲート間接続領域層とは、複数のゲ
ート電極層および不純物注入領域を電気的に接続し、同
一の電位とするためのもので、デバイスの端などに、ゲ
ート電極層および不純物注入領域を縦に貫いて設けられ
る接続層のことをいい、一般にこの接続層は、第１半導
体層には達しないように設けられる。
【０１９２】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦ
ＥＴが、縦方向に積層された構成が採用されているた
め、従来の構造に対して、さらに素子のオン抵抗を下げ
ることが可能になる。また、第２半導体層４２と、第３
半導体層４３と、第４半導体層４４と、第５半導体層４
５と、第６半導体層４６と、第７半導体層４７との不純
物濃度および膜厚さを略同じ値にすることにより、横型
ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定す
ることを可能としている。
【０１９３】なお、第４半導体層４４と第５半導体層４
５との間に、第３半導体層４３と第４半導体層４４と第
１ゲート電極層４８Ａと第２不純物注入領域４９Ｂとほ
ぼ同じ構造である単位トランジスタ構造を１つまたは２
以上さらに設ける構造を採用することにより、横型ＪＦ
ＥＴの特性をより向上させることが可能になる。
【０１９４】（実施の形態５） （横型接合型電界効果トランジスタ５００の構造）以
下、実施の形態５における横型接合型電界効果トランジ
スタ５００の構造について、図３８から図４０を参照し
て説明する。なお、図３８は本実施の形態における横型
接合型電界効果トランジスタ５００の構造を示す断面図
であり、図３９は図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢
視断面図であり、図４０は図３８中ＸＸＸＩＸ−ＸＸＸ
ＩＸ線矢視断面図に対応する他の形態の構造を示す断面
図である。
【０１９５】本実施の形態における横型接合型電界効果
トランジスタ５００の構造的特徴は、ｐｎ接合を縦方向
に配置し、ゲート電極層を横方向に配置するようにした
ものである。
【０１９６】この横型接合型電界効果トランジスタ５０
０は、Ｓｉ等からなる半導体基板２上に位置するｐ型不
純物を含む第１半導体層５１と、この第１半導体層５１
の上に位置し、第１半導体層の不純物濃度よりも高い濃
度のｎ型不純物を含む第２半導体層５２と、この第２半
導体層５２の上に位置し、ｐ型不純物を含む第３半導体
層５３と、この第３半導体層５３の上に位置し、ｎ型不
純物を含む第４半導体層５４と、この第４半導体層５４
の上に位置し、ｐ型不純物を含む第５半導体層５５とが
設けられている。
【０１９７】ここで、第１半導体層５１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層５２、第３半導
体層５３、第４半導体層５４、および、第５半導体層５
５の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μｍ程
度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3
程度に設けられる。
【０１９８】第５半導体層５５中において所定の間隔を
隔てて、下面が第２半導体層５２にまで延在するように
設けられ、第２半導体層５２および第４半導体層５４の
不純物濃度よりも高い濃度のｎ型の不純物を含むソース
／ドレイン領域層６，８が設けられる。ソース／ドレイ
ン領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×
１０20ｃｍ-3程度に設けられる。
【０１９９】第５半導体層５５中のソース／ドレイン領
域層６，８の間には、下面が第２半導体層５２にまで延
在するように設けられ、第２半導体層５２の不純物濃度
よりも高いｐ型の不純物濃度を含む第１ゲート電極層５
８Ａが設けられている。
【０２００】また、第５半導体層５５中のソース／ドレ
イン領域層６，８の間には、下面が第２半導体層５２に
まで延在するように第１ゲート電極層５８Ａに所定の間
隔を隔てて隣接して横方向に設けられ、第１ゲート電極
層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電位を
有するｐ型の第２ゲート電極層５８Ｂが設けられてい
る。
【０２０１】また、第５半導体層５５中のソース／ドレ
イン領域層６，８の間には、下面が第２半導体層５２に
まで延在するように第２ゲート電極層５８Ｂに所定の間
隔を隔てて隣接して横方向に設けられ、第１ゲート電極
層５８Ａおよび第２ゲート電極層５８Ｂとほぼ同じ不純
物濃度を有し、かつ、同電位を有するｐ型の第３ゲート
電極層５８Ｃが設けられている。
【０２０２】また、第５半導体層５５中のソース／ドレ
イン領域層６，８の間には、下面が第２半導体層５２に
まで延在するように第３ゲート電極層５８Ｃに所定の間
隔を隔てて隣接して横方向に設けられ、第１ゲート電極
層５８Ａ、第２ゲート電極層５８Ｂ、および、第３ゲー
ト電極層５８Ｃとほぼ同じ不純物濃度を有し、かつ、同
電位を有するｐ型の第４ゲート電極層５８Ｄが設けられ
ている。
【０２０３】第１ゲート電極層５８Ａ、第２ゲート電極
層５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲー
ト電極層５８Ｄの不純物濃度は３×１０18ｃｍ-3〜１×
１０ 20ｃｍ-3程度に設けられる。
【０２０４】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１ゲート電極
層５８Ａと第２ゲート電極層５８Ｂとの間の間隔（ｗ５
１）が、第２半導体層５２と第１ゲート電極層５８Ａと
の接合における拡散電位で広がる空乏層の間隔、および
第４半導体層５４と第１ゲート電極層５８Ａとの接合に
おける拡散電位で広がる空乏層の間隔の２倍よりも小さ
くなるように設ければ良い。なお、第２ゲート電極層５
８Ｂと第３ゲート電極層５８Ｃとの間の間隔、第３ゲー
ト電極層５８Ｃと第４ゲート電極層５８Ｄとの間の間隔
も同様である。
【０２０５】（横型接合型電界効果トランジスタ５００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ５００の製造方法について、図４１〜図
４３を参照して説明する。なお、図４１〜図４３は図３
８に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０２０６】図４１を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層５１をエピタキシャル成長により形成す
る。その後、この第１半導体層５１の上に、ｎ型不純物
を含む厚さ０．５μｍ〜１．０μｍ程度、不純物濃度が
第１半導体層５１よりも高い１×１０17ｃｍ-3〜３×１
０17ｃｍ-3程度のＳｉＣからなる第２半導体層５２をエ
ピタキシャル成長により形成する。その後、第２半導体
層５２の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．
０μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０
17ｃｍ-3程度のＳｉＣからなる第３半導体層５３をエピ
タキシャル成長により形成する。その後、第３半導体層
５３の上に、ｎ型不純物を含む厚さ０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度のＳｉＣからなる第４半導体層５４をエピタ
キシャル成長により形成する。その後、第４半導体層５
４の上に、ｐ型不純物を含む厚さ０．５μｍ〜１．０μ
ｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17ｃ
ｍ-3程度のＳｉＣからなる第５半導体層５５をエピタキ
シャル成長により形成する。
【０２０７】次に、図４２を参照して、第５半導体層５
５の上に、所定の開口パターンを有する酸化膜を形成し
（図示省略）、この酸化膜をマスクにして、第５半導体
層５５中の所定領域に不純物を導入することにより、下
面が前記第２半導体層５２にまで延在するように設けら
れ、第２半導体層５２の不純物濃度よりも高い３×１０
18ｃｍ-3〜１×１０20ｃｍ-3程度のｐ型不純物を含み、
基板２の平面方向に沿って互いに所定の間隔を隔てて配
置される、第１ゲート電極層５８Ａ、第２ゲート電極層
５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート
電極層５８Ｄを形成する。
【０２０８】次に、図４３を参照して、第５半導体層５
５の上に、所定の開口パターンを有する酸化膜を形成し
（図示省略）、この酸化膜をマスクにして、第１ゲート
電極層５８Ａ、第２ゲート電極層５８Ｂ、第３ゲート電
極層５８Ｃ、および、第４ゲート電極層５８Ｄの配置方
向に沿って第１ゲート電極層５８Ａ、第２ゲート電極層
５８Ｂ、第３ゲート電極層５８Ｃ、および、第４ゲート
電極層５８Ｄを両側から挟みこむように、第５半導体層
５５中の所定領域に不純物を導入して、下面が第２半導
体層５２にまで延在し、第２半導体層５２および前記第
４半導体層５４の不純物濃度よりも高い１×１０19ｃｍ
-3〜１×１０20ｃｍ-3程度のｎ型の不純物を含むソース
／ドレイン領域層６，８を形成する。その後、図示して
いないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形
成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・パ
ッド形成、熱処理、オーミックコンタクト形成等の工程
を経ることにより、図３８に示す本実施の形態における
横型接合型電界効果トランジスタ５００が完成する。
【０２０９】なお、上記実施の形態１〜５においては、
上記ゲート電極層、不純物注入領域は、その厚みによっ
ては、不純物の注入を複数回に分けて行なう場合が考え
られる。また、この場合には、その前工程のｎ層、ｐ層
のエピタキシャル成長を一度停止して不純物の注入を行
ない、その後エピタキシャル成長を再開する方法も考え
られる。
【０２１０】また、ソース／ドレイン領域層の形成は、
その深さによっては、複数回の注入に分けて行なうこと
も考えられる。この場合、ゲート電極層および不純物注
入領域の形成のための不純物注入を行なう段階でも、ソ
ース／ドレイン領域層および不純物領域層の形成のため
の不純物注入を行なう場合が考えられる。
【０２１１】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、複数の横型ＪＦ
ＥＴにおいてｐｎ接合を縦方向に配置し、ゲート電極層
を横方向に配置した構成が採用されているため、従来の
構造に対して、さらに素子のオン抵抗を下げることが可
能になる。また、第２半導体層５２と、第３半導体層５
３と、第４半導体層５４と、第５半導体層５５との不純
物濃度および膜厚さを略同じ値にすることにより、横型
ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定す
ることを可能としている。
【０２１２】なお、図４０に示すように、さらにオン抵
抗を下げるため、チャネル数を増加させる目的から、第
１ゲート電極層５８Ａと第２ゲート電極層５８Ｂとの間
に、下面が第２半導体層５２にまで延在するように設け
られ、第１ゲート電極層５８Ａとほぼ同じ不純物濃度を
有し、かつ、同電位を有するｐ型の不純物注入領域５９
Ａを設け、同様に、第２ゲート電極層５８Ｂと第３ゲー
ト電極層５８Ｃとの間に、下面が第２半導体層５２にま
で延在するように設けられ、第１ゲート電極層５８Ａと
ほぼ同じ不純物濃度を有し、かつ、同電位を有するｐ型
の不純物注入領域５９Ｂ、および、第３ゲート電極層５
８Ｃと第４ゲート電極層５８Ｄとの間に、下面が第２半
導体層５２にまで延在するように設けられ、第１ゲート
電極層５８Ａとほぼ同じ不純物濃度を有し、かつ、同電
位を有するｐ型の不純物注入領域５９Ｃを設ける構造を
採用することも可能である。
【０２１３】また、図４０に示す構造において、第１ゲ
ート電極層５８Ａと不純物注入領域５９Ａとの間の間隔
（ｗ５１）および不純物注入領域５９Ａと第２ゲート電
極層５８Ｂとの間隔（ｗ５２）が、第２半導体層５２と
第１ゲート電極層５８Ａとの接合における拡散電位で広
がる空乏層の間隔、および第４半導体層５４と第１ゲー
ト電極層５８Ａとの接合における拡散電位で広がる空乏
層の間隔の２倍よりも小さくなるように設けることで、
ノーマリオフ型の横型接合型電界効果トランジスタを実
現させることが可能になる。
【０２１４】また、より好ましくは、第１ゲート電極層
５８Ａに最も近接する上記不純物注入領域５９Ａと第１
ゲート電極層５８Ａとの間の間隔（ｗ５１）、不純物注
入領域同士の間隔（ｗ５３）、および第２ゲート電極層
５８Ｂに最も近接する不純物注入領域５９Ｂと第２ゲー
ト電極層５８Ｂとの間の間隔ｗ５４が、いずれも、第２
半導体層５２と第１ゲート電極層５８Ａとの接合におけ
る拡散電位で広がる空乏層の間隔、および第４半導体層
５４と第１ゲート電極層５８Ａとの接合における拡散電
位で広がる空乏層の間隔の２倍よりも小さいことが好ま
しい。
【０２１５】なお、ゲート電極層および不純物注入領域
が設けられる数量については、横型ＪＦＥＴに要求され
る性能に応じて、適宜変更が可能である。
【０２１６】なお、第４半導体層５４と第５半導体層５
５との間に、第３半導体層５３と第４半導体層５４とほ
ぼ同じ構造を１つ以上有する構造を採用することによ
り、横型ＪＦＥＴの特性をより向上させることが可能に
なる。
【０２１７】（実施の形態６） （横型接合型電界効果トランジスタ６００の構造）以
下、実施の形態６における横型接合型電界効果トランジ
スタ６００の構造について、図４４および図４５を参照
して説明する。なお、図４４は本実施の形態における横
型接合型電界効果トランジスタ６００の構造を示す断面
図であり、図４５は図４４中ＸＬＶ−ＸＬＶ線矢視断面
図である。
【０２１８】本実施の形態における横型接合型電界効果
トランジスタ６００の構造的特徴は、ｐｎ接合およびゲ
ート電極層を横方向に配置するようにしたものである。
【０２１９】この横型接合型電界効果トランジスタ６０
０は、Ｓｉ等からなる半導体基板上２に位置するｐ型不
純物を含む第１半導体層６１と、この第１半導体層６１
の上に位置し、ｐ型不純物を含む第２半導体層６２と、
第１半導体層６１の上に、かつ、第２半導体層６２の横
方向に隣接して位置し、ｎ型不純物を含む第３半導体層
６３と、第１半導体層６１の上に、かつ、第３半導体層
６３の横方向に隣接して位置し、ｐ型不純物を含む第４
半導体層６４と、第１半導体層６１の上に、かつ、第４
半導体層６４の横方向に隣接して位置し、ｎ型不純物を
含む第５半導体層６５と、第１半導体層６１の上に、か
つ、第５半導体層６５の横方向に隣接して位置し、ｐ型
不純物を含む第６半導体層６６と、第１半導体層６１の
上に、かつ、第６半導体層６６の横方向に隣接して位置
し、ｎ型不純物を含む第７半導体層６７とが設けられて
いる。
【０２２０】ここで、第１半導体層６１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層６２、第３半導
体層６３、第４半導体層６４、第５半導体層６５、第６
半導体層６６、および、第７半導体層６７の材質はＳｉ
Ｃ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は
１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられ
る。なお、第２半導体層６２〜第７半導体層６７の膜厚
は、図４４の奥行き方向の厚みを示す。
【０２２１】２半導体層６２、３半導体層６３、第４半
導体層６４、第５半導体層６５、第６半導体層６６およ
び第７半導体層６７中において所定の間隔を隔てて設け
られ、第３半導体層６３、第５半導体層６５、および、
第５半導体層６５の不純物濃度よりも高い濃度のｎ型の
不純物を含むソース／ドレイン領域層６，８が設けられ
る。ソース／ドレイン領域層６，８の不純物濃度は１×
１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２２２】第２半導体層６２中のソース／ドレイン領
域層６，８の間には、その一方の側面が第３半導体層６
３にまで延在するように設けられ、第３半導体層６３の
不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲー
ト電極層６８Ａが設けられている。
【０２２３】また、第４半導体層６４中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第５半導
体層６５にまで延在するように設けられ、第１ゲート電
極層６８Ａとほぼ同じ不純物濃度を有し、かつ、同電位
を有するｐ型の第２ゲート電極層６８Ｂが設けられてい
る。
【０２２４】また、第６半導体層６６中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第７半導
体層６７にまで延在するように設けられ、第１ゲート電
極層６８Ａとほぼ同じ不純物濃度を有し、かつ、同電位
を有するｐ型の第３ゲート電極層６８Ｃが設けられてい
る。
【０２２５】第１ゲート電極層６８Ａ、第２ゲート電極
層６８Ｂ、および、第３ゲート電極層６８Ｃの不純物濃
度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度に設けら
れる。
【０２２６】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１ゲート電極
６８Ａと、第３半導体層６３の第１ゲート電極層６８Ａ
と接しない面との間の間隔（ｗ６１）が、第３半導体層
６３と第１ゲート電極層６８Ａとの接合における拡散電
位で広がる空乏層の間隔よりも小さくなるように設けら
れ、第２ゲート電極層６８Ｂと第５半導体層６５の第２
ゲート電極層６８Ｂと接しない面との間隔（ｗ６２）
が、第５半導体層６５と第２ゲート電極層６８Ｂとの接
合における拡散電位で広がる空乏層の間隔よりも小さく
なるように設ければ良い。
【０２２７】（横型接合型電界効果トランジスタ６００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ６００の製造方法について、図４６〜図
５０を参照して説明する。なお、図４６〜図５０は図４
４に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０２２８】図４６を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層６１をエピタキシャル成長により形成す
る。
【０２２９】次に、図４７を参照して、この第１半導体
層６１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程
度、不純物濃度が第１半導体層６１よりも高い１×１０
17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導
体層６０Ａをエピタキシャル成長により形成する。
【０２３０】次に、図４８を参照して、半導体層６０Ａ
中の所定領域に、基板２の平面方向（奥行き方向）に沿
って所定の間隔を隔ててｐ型不純物を導入することによ
り、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度の、ｐ型第２半導体層６２、ｎ型第３半導体
層６３、ｐ型第４半導体層６４、ｎ型第５半導体層６
５、ｐ型第６半導体層６６、および、ｎ型第７半導体層
６７を形成する。
【０２３１】次に、図４９を参照して、第２半導体層６
２、第３半導体層６３、第４半導体層６４、第５半導体
層６５、第６半導体層６６、および、第７半導体層６７
中の所定領域にｐ型の不純物を導入することにより、第
２半導体層６２と第３半導体層６３との間、第４半導体
層６４と第５半導体層６５との間、第６半導体層６６と
第７半導体層６７との間において、それぞれの領域をま
たがるように、不純物濃度が３×１０18ｃｍ-3〜１×１
０20ｃｍ-3程度の第１ゲート電極層６８Ａ、第２ゲート
電極層６８Ｂ、および、第３ゲート電極層６８Ｃを形成
する。
【０２３２】次に、図５０を参照して、第２半導体層６
２、第３半導体層６３、第４半導体層６４、第５半導体
層６５、第６半導体層６６、および、第７半導体層６７
中の所定領域にｎ型の不純物を導入することにより、第
２半導体層６２、第３半導体層６３、第４半導体層６
４、第５半導体層６５、第６半導体層６６、および、第
７半導体層６７が配置される方向に沿うとともに、第１
ゲート電極層６８Ａ、第２ゲート電極層６８Ｂ、およ
び、第３ゲート電極層６８Ｃを挟み込み、第３半導体層
６３の不純物濃度よりも高い、１×１０19ｃｍ-3〜１×
１０20ｃｍ-3程度のｎ型の不純物を含むソース／ドレイ
ン領域層６，８を形成する。その後、図示していない
が、表面熱酸化・開口・Ｎｉ電極形成、絶縁層形成（Ｏ
ＣＤ等）、コンタクトホール開口・Ａｌ配線・パッド形
成、熱処理、オーミックコンタクト形成等の工程を経る
ことにより、図４４に示す本実施の形態における横型接
合型電界効果トランジスタ６００が完成する。
【０２３３】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、半導体基板２上
に設けられる各半導体層が、半導体基板２上において隣
接する横方向に沿って配置されることにより、基板の平
面方向に沿ってトランジスタ構造を形成することになる
ため、従来の構造に対して、さらに素子のオン抵抗を下
げることが可能になる。また、第２半導体層６２と、第
３半導体層６３と、第４半導体層６４と、第５半導体層
６５と、第６半導体層６６と、第７半導体層６７との不
純物濃度および膜厚さを略同じ値にすることにより、横
型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定
することを可能としている。
【０２３４】なお、半導体層およびゲート電極層を設け
る数量については、横型ＪＦＥＴに要求される性能によ
って決定されることができ、たとえば、半導体層を３
層、ゲート電極層を２層設ける構造や、半導体層を４
層、ゲート電極層を３層設ける構造の採用が可能であ
る。
【０２３５】（実施の形態７） （横型接合型電界効果トランジスタ７００の構造）以
下、実施の形態７における横型接合型電界効果トランジ
スタ７００の構造について、図５１および図５２を参照
して説明する。なお、図５１は本実施の形態における横
型接合型電界効果トランジスタ７００の構造を示す断面
図であり、図５２は図５１中ＬＩＩ−ＬＩＩ線矢視断面
図である。
【０２３６】本実施の形態における横型接合型電界効果
トランジスタ７００の構造的特徴は、上記横型接合型電
界効果トランジスタ６００と同様に、ｐｎ接合およびゲ
ート電極層を横方向に配置するようにしたものである。
【０２３７】この横型接合型電界効果トランジスタ７０
０は、Ｓｉ等からなる半導体基板２上に位置するｐ型不
純物を含む第１半導体層７１と、この第１半導体層７１
の上に位置し、ｐ型不純物を含む第２半導体層７２と、
第１半導体層７１の上に、かつ、第２半導体層７２の横
方向に隣接して位置し、ｎ型不純物を含む第３半導体層
７３と、第１半導体層７１の上に、かつ、第３半導体層
７３の横方向に隣接して位置し、ｐ型不純物を含む第４
半導体層７４と、第１半導体層７１の上に、かつ第４半
導体層７４の横方向隣接して位置し、ｎ型不純物を含む
第５半導体層７５と、第１半導体層７１の上に、かつ、
第５半導体層７５の横方向に隣接して位置し、ｐ型不純
物を含む第６半導体層７６と、第１半導体層７１の上
に、かつ第６半導体層７６の横方向に隣接して位置し、
ｎ型不純物を含む第７半導体層７７とが設けられてい
る。
【０２３８】ここで、第１半導体層７１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層７２、第３半導
体層７３、第４半導体層７４、第５半導体層７５、第６
半導体層７６、および、第７半導体層７７の材質はＳｉ
Ｃ、膜厚は０．５μｍ〜１．０μｍ程度、不純物濃度は
１×１０17ｃｍ-3〜３×１０17ｃｍ-3程度に設けられ
る。なお、第２半導体層７２〜第７半導体層７７の膜厚
は、図５１の奥行き方向の厚みを示す。
【０２３９】第２半導体層７２、第３半導体層７３、第
４半導体層７４、第５半導体層７５、第６半導体層７６
および第７半導体層７７中において所定の間隔を隔てて
設けられ、第３半導体層７３、第５半導体層７５、およ
び、第７半導体層７７の不純物濃度よりも高い濃度のｎ
型の不純物を含むソース／ドレイン領域層６，８が設け
られる。ソース／ドレイン領域層６，８の不純物濃度は
１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度に設けられ
る。
【０２４０】第２半導体層７２中のソース／ドレイン領
域層６，８の間には、その一方の側面が第３半導体層７
３にまで延在するように設けられ、第３半導体層７３の
不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲー
ト電極層７８Ａが設けられている。
【０２４１】また、第４半導体層７４中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第５半導
体層７５にまで延在するように設けられ、第１ゲート電
極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電位を
有するｐ型の第２ゲート電極層７８Ｂが設けられてい
る。
【０２４２】また、第６半導体層７６中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第７半導
体層７７にまで延在するように設けられ、第１ゲート電
極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電位を
有するｐ型の第３ゲート電極層７８Ｃが設けられてい
る。
【０２４３】また、第４半導体層７４と第１ゲート電極
層７８Ａとに挟まれた第３半導体層７３には、第１ゲー
ト電極層７８Ａとほぼ同じ不純物濃度を有し、かつ同電
位を有するｐ型の第１不純物注入領域７９Ａが設けられ
ている。
【０２４４】また、第２ゲート電極層７８Ｂと、第５半
導体層７５の第２ゲート電極層７８Ｂと接しない面とに
挟まれた第５半導体層７５には、第１ゲート電極層７８
Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有する
ｐ型の第２不純物注入領域７９Ｂが設けられている。
【０２４５】また、第３ゲート電極層７８Ｃと、第７半
導体層７７の第３ゲート電極層７８Ｃと接しない面とに
挟まれた第７半導体層７７には、第１ゲート電極層７８
Ａとほぼ同じ不純物濃度を有し、かつ、同電位を有する
ｐ型の第３不純物注入領域７９Ｃが設けられている。
【０２４６】なお、図５１においては、第１不純物注入
領域７９Ａ、第２不純物注入領域７９Ｂ、および、第３
不純物注入領域７９Ｃを一層設ける場合を図示している
が、総チャネル幅を広くしオン抵抗を下げつつ、かつ、
ノーマリオフ型の横型接合型トランジスタを実現させる
観点から、半導体層内に第１不純物注入領域７９Ａ、第
２不純物注入領域７９Ｂ、および、第３不純物注入領域
７９Ｃをそれぞれ複数層設けることも可能である。
【０２４７】なお、第１ゲート電極層７８Ａ、第２ゲー
ト電極層７８Ｂ、第３ゲート電極層７８Ｃ、第１不純物
注入領域７９Ａ、第２不純物注入領域７９Ｂ、および、
第３不純物注入領域７９Ｃの不純物濃度は３×１０18ｃ
ｍ-3〜１×１０20ｃｍ-3程度に設けられる。
【０２４８】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１ゲート電極
層７８Ａと第１不純物注入領域７９Ａとの最も近接する
面同士の間隔（ｗ７１）が、第３半導体層７３と第１ゲ
ート電極層７８Ａとの接合における拡散電位で広がる空
乏層の間隔の２倍よりも小さくなるように設けられ、第
１不純物注入領域７９Ａと、第３半導体層７３の第１ゲ
ート電極層７８Ａと接しない面との間の間隔（ｗ７２）
が、第３半導体層７３と第１ゲート電極層７８Ａとの接
合における拡散電位で広がる空乏層の間隔よりも小さく
なるように設けられ、第２ゲート電極層７８Ｂと第２不
純物注入領域７９Ｂとの最も近接する面同士の間隔（ｗ
７３）が、第５半導体層７５と第２ゲート電極層７８Ｂ
との接合における拡散電位で広がる空乏層の間隔の２倍
よりも小さくなるように設けられ、第２不純物注入領域
７９Ｂと、第５半導体層７５の第２ゲート電極層７８Ｂ
と接しない面との間の間隔ｗ７４が、第５半導体層７５
と第２ゲート電極層７８Ｂとの接合における拡散電位で
広がる空乏層の間隔よりも小さくなるように設ければ良
い。
【０２４９】（横型接合型電界効果トランジスタ７００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ７００の製造方法について、図５３〜図
５７を参照して説明する。なお、図５３〜図５７は図５
１に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０２５０】図５３を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層７１をエピタキシャル成長により形成す
る。
【０２５１】次に、図５４を参照して、この第１半導体
層７１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程
度、不純物濃度が第１半導体層７１よりも高い１×１０
17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導
体層７０Ａをエピタキシャル成長により形成する。
【０２５２】次に、図５５を参照して、半導体層７０Ａ
中の所定領域に、基板２の平面方向（奥行き方向）に沿
って所定の間隔を隔ててｐ型不純物を導入することによ
り、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度の、ｐ型第２半導体層７２、ｎ型第３半導体
層７３、ｐ型第４半導体層７４、ｎ型第５半導体層７
５、ｐ型第６半導体層７６、および、ｎ型第７半導体層
７７を形成する。
【０２５３】次に、図５６を参照して、第２半導体層７
２、第３半導体層７３、第４半導体層７４、第５半導体
層７５、第６半導体層７６、および、第７半導体層７７
中の所定領域にｐ型の不純物を導入することにより、第
２半導体層７２と第３半導体層７３との間、第４半導体
層７４と第５半導体層７５との間、第６半導体層７６と
第７半導体層７７との間において、それぞれの領域をま
たがるように、不純物濃度が３×１０18ｃｍ-3〜１×１
０20ｃｍ-3程度の第１ゲート電極層７８Ａ、第２ゲート
電極層７８Ｂ、および、第３ゲート電極層７８Ｃを形成
する。また、同時に、第３半導体層７３、第５半導体層
７５、および、第７半導体層７７の中に、第１ゲート電
極層７８Ａ、第２ゲート電極層７８Ｂ、および、第３ゲ
ート電極層７８Ｃとほぼ同じ３×１０18ｃｍ-3〜１×１
０20ｃｍ-3程度不純物濃度えお有し、かつ、同電位を有
する第１不純物注入領域７９Ａ、第２不純物注入領域７
９Ｂ、および、第３不純物注入領域７９Ｃを形成する。
【０２５４】次に、図５７を参照して、第２半導体層７
２、第３半導体層７３、第４半導体層７４、第５半導体
層７５、第６半導体層７６、および、第７半導体層７７
中の所定領域にｎ型の不純物を導入することにより、第
２半導体層７２、第３半導体層７３、第４半導体層７
４、第５半導体層７５、第６半導体層７６、および、第
７半導体層７７が配置される方向に沿うとともに、第１
ゲート電極層７８Ａ、第２ゲート電極層７８Ｂ、第３ゲ
ート電極層７８Ｃ、第１不純物注入領域７９Ａ、第２不
純物注入領域７９Ｂ、および、第３不純物注入領域７９
Ｃを挟み込み、第３半導体層７３の不純物濃度よりも高
い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度のｎ型の
不純物を含むソース／ドレイン領域層６，８を形成す
る。その後、図示していないが、表面熱酸化・開口・Ｎ
ｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタクトホー
ル開口・Ａｌ配線・パッド形成、熱処理、オーミックコ
ンタクト形成等の工程を経ることにより、図５１に示す
本実施の形態における横型接合型電界効果トランジスタ
７００が完成する。
【０２５５】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、半導体基板２上
に設けられる各半導体層が、半導体基板２上において隣
接する横方向に沿って配置されることにより、基板の平
面方向に沿ってトランジスタ構造を形成することになる
ため、従来の構造に対して、さらに素子のオン抵抗を下
げることが可能になる。また、第２半導体層７２と、第
３半導体層７３と、第４半導体層７４と、第５半導体層
７５と、第６半導体層７６と、第７半導体層７７との不
純物濃度および膜厚さを略同じ値にすることにより、横
型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定
することを可能としている。
【０２５６】なお、半導体層、ゲート電極層、および不
純物注入領域を設ける数量については、横型ＪＦＥＴに
要求される性能によって決定されることができ、たとえ
ば、半導体層を３層、ゲート電極層を２層、不純物注入
領域を１層設ける構造や、半導体層を４層、ゲート電極
層を２層、不純物注入領域を２層設ける構造の採用が可
能である。
【０２５７】（実施の形態８）以下、実施の形態８にお
ける横型接合型電界効果トランジスタ８００の構造につ
いて、図５８および図５９を参照して説明する。なお、
図５８は本実施の形態における横型接合型電界効果トラ
ンジスタ８００の構造を示す断面図であり、図５９は図
５８中ＬＩＸ−ＬＩＸ線矢視断面図である。
【０２５８】本実施の形態における横型接合型電界効果
トランジスタ８００の構造的特徴は、上記横型接合型電
界効果トランジスタ６００と同様に、ｐｎ接合およびゲ
ート電極層を横方向に配置するようにしたものである。
【０２５９】この横型接合型電界効果トランジスタ８０
０は、Ｓｉ等からなる半導体基板２上に位置するｐ型不
純物を含む第１半導体層８１と、この第１半導体層８１
の上に位置し、ｐ型不純物を含む第２半導体層８２と、
第１半導体層８１の上に、かつ、第２半導体層８２の横
方向に隣接して位置し、ｎ型不純物を含む第３半導体層
８３と、第１半導体層８１の上に、かつ第３半導体層８
３の横方向に隣接して位置し、ｐ型不純物を含む第４半
導体層８４と、第１半導体層８１の上に、かつ第４半導
体層８４の横方向に隣接して位置し、ｎ型不純物を含む
第５半導体層８５と、第１半導体層８１の上に、かつ、
第５半導体層８５の横方向に隣接して位置し、ｐ型不純
物を含む第６半導体層と、第１半導体層８１の上に、か
つ第６半導体層８６の横方向に隣接して位置し、ｎ型不
純物を含む第７半導体層８７と、第１半導体層８１の上
に、かつ、第７半導体層８７の横方向に隣接して位置
し、ｐ型不純物を含む第８半導体層（８８）とが設けら
れている。
【０２６０】ここで、第１半導体層８１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層８２、第３半導
体層８３、第４半導体層８４、第５半導体層８５、第６
半導体層８６、、第７半導体層８７、および、第８半導
体層８８の材質はＳｉＣ、膜厚は０．５μｍ〜１．０μ
ｍ程度、不純物濃度は１×１０17ｃｍ-3〜３×１０17ｃ
ｍ-3程度に設けられる。なお、第２半導体層８２〜第８
半導体層８７の膜厚は、図５８の奥行き方向の厚みを示
す。
【０２６１】第２半導体層８２、第３半導体層８３、第
４半導体層８４、第５半導体層８５、第６半導体層８
６、第７半導体層８７、および、第８半導体層８８中に
おいて所定の間隔を隔てて設けられ、第３半導体層８
３、第５半導体層８５、および、第７半導体層８７の不
純物濃度よりも高い濃度のｎ型の不純物を含むソース／
ドレイン領域層６，８が設けられる。ソース／ドレイン
領域層６，８の不純物濃度は１×１０19ｃｍ-3〜１×１
０20ｃｍ-3程度に設けられる。
【０２６２】第２半導体層８２中のソース／ドレイン領
域層６，８の間には、その一方の側面が上記第３半導体
層８３にまで延在するように設けられ、第３半導体層８
３の不純物濃度よりも高いｐ型の不純物濃度を含む第１
ゲート電極層８８Ａが設けられている。
【０２６３】また、第４半導体層８４中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第３半導
体層８３にまで延在し、他方の側面が第５半導体層８５
にまで延在するように設けられ、第１ゲート電極層８８
Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ
型の第２ゲート電極層８８Ｂが設けられている。
【０２６４】また、第６半導体層８６中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第５半導
体層８５にまで延在し、他方の側面が第７半導体層８７
にまで延在するように設けられ、第１ゲート電極層８８
Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ
型の第３ゲート電極層８８Ｃが設けられている。
【０２６５】また、第８半導体層８８中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第７半導
体層８７にまで延在するように設けられ、第１ゲート電
極層８８Ａとほぼ同じ不純物濃度を有し、かつ、同電位
を有するｐ型の第４ゲート電極層８８Ｄが設けられてい
る。
【０２６６】なお、第１ゲート電極層８８Ａ、第２ゲー
ト電極層８８Ｂ、第３ゲート電極層８８Ｃ、および、第
４ゲート電極層８８Ｄの不純物濃度は３×１０18ｃｍ-3
〜１×１０20ｃｍ-3程度に設けられる。
【０２６７】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１ゲート電極
層８８Ａと、第２ゲート電極層８８Ｂの最も近接する面
同士の間隔（ｗ８１）が、第３半導体層８３と第１ゲー
ト電極層８８Ａとの接合における拡散電位で広がる空乏
層の間隔の２倍よりも小さくなるように設けられ、第２
ゲート電極層８８Ｂと第３ゲート電極層８８Ｃの最も近
接する面同士の間隔（ｗ８２）が、第３半導体層８３と
第１ゲート電極層８８Ａとの接合における拡散電位で広
がる空乏層の間隔の２倍よりも小さくなるように設けれ
ば良い。
【０２６８】（横型接合型電界効果トランジスタ８００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ８００の製造方法について、図６０〜図
６４を参照して説明する。なお、図６０〜図６４は図５
８に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０２６９】図６０を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層８１をエピタキシャル成長により形成す
る。
【０２７０】次に、図６１を参照して、この第１半導体
層８１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程
度、不純物濃度が第１半導体層８１よりも高い１×１０
17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導
体層８０Ａをエピタキシャル成長により形成する。
【０２７１】次に、図６２を参照して、半導体層８０Ａ
中の所定領域に、基板２の平面方向（奥行き方向）に沿
って所定の間隔を隔ててｐ型不純物を導入することによ
り、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度の、ｐ型第２半導体層８２、ｎ型第３半導体
層８３、ｐ型第４半導体層８４、ｎ型第５半導体層８
５、ｐ型第６半導体層８６、ｎ型第７半導体層８７、お
よび、ｐ型第７半導体層８８を形成する。
【０２７２】次に、図６３を参照して、第２半導体層８
２、第３半導体層８３、第４半導体層８４、第５半導体
層８５、第６半導体層８６、および、第７半導体層８７
中の所定領域にｐ型の不純物を導入することにより、第
２半導体層８２と第３半導体層８３との間、第３半導体
層８４と第５半導体層８５との間、第５半導体層８５と
第７半導体層８７との間、第７半導体層７７と第８半導
体層７８との間において、それぞれの領域をまたがるよ
うに、不純物濃度が３×１０18ｃｍ-3〜１×１０20ｃｍ
-3程度の第１ゲート電極層８８Ａ、第２ゲート電極層８
８Ｂ、第３ゲート電極層７８Ｃ、および、第４ゲート電
極層８８Ｄを形成する。
【０２７３】次に、図６４を参照して、第２半導体層８
２、第３半導体層８３、第４半導体層８４、第５半導体
層８５、第６半導体層８６、第７半導体層８７、およ
び、第７半導体層８７中の所定領域にｎ型の不純物を導
入することにより、第２半導体層８２、第３半導体層８
３、第４半導体層８４、第５半導体層８５、第６半導体
層８６、第７半導体層８７、および、第７半導体層８７
が配置される方向に沿うとともに、第１ゲート電極層８
８Ａ、第２ゲート電極層８８Ｂ、および、第３ゲート電
極層８８Ｃを挟み込み、第３半導体層８３の不純物濃度
よりも高い、１×１０19ｃｍ-3〜１×１０20ｃｍ-3程度
のｎ型の不純物を含むソース／ドレイン領域層６，８を
形成する。その後、図示していないが、表面熱酸化・開
口・Ｎｉ電極形成、絶縁層形成（ＯＣＤ等）、コンタク
トホール開口・Ａｌ配線・パッド形成、熱処理、オーミ
ックコンタクト形成等の工程を経ることにより、図５１
に示す本実施の形態における横型接合型電界効果トラン
ジスタ８００が完成する。
【０２７４】（作用効果）以上、上記構成からなる横型
ＪＦＥＴによれば、半導体基板２上に設けられる各半導
体層が、半導体基板２上において隣接する横方向に沿っ
て配置されることにより、基板の平面方向に沿ってトラ
ンジスタ構造を形成することになるため、従来の構造に
対して、さらに素子のオン抵抗を下げることが可能にな
る。また、第２半導体層８２と、第３半導体層８３と、
第４半導体層８４と、第５半導体層８５と、第６半導体
層８６と、第７半導体層８７、第８半導体層８８との不
純物濃度および膜厚さを略同じ値にすることにより、横
型ＪＦＥＴのオン抵抗を最小にし、耐圧値を最大に設定
することを可能としている。
【０２７５】なお、半導体層およびゲート電極層を設け
る数量については、横型ＪＦＥＴに要求される性能によ
って決定されることができ、たとえば、半導体層を３
層、ゲート電極層を２層設ける構造や、半導体層を４
層、ゲート電極層を３層設ける構造の採用が可能であ
る。
【０２７６】なお、上記実施の形態６〜８に示す製造方
法においては、デバイスの厚み（第２半導体層の図中の
縦方向の厚み）によっては、複数回に分けてのイオン注
入を行なうことも考えられる。この場合、各半導体層、
各ゲート電極層、ソース／ドレイン領域層の各工程を複
数回繰返して行ない、所望の厚みのデバイスを形成する
ことになる。
【０２７７】（実施の形態９） （横型接合型電界効果トランジスタ９００の構造）以
下、実施の形態９における横型接合型電界効果トランジ
スタ９００の構造について、図６５および図６６を参照
して説明する。なお、図６５は本実施の形態における横
型接合型電界効果トランジスタ９００の構造を示す断面
図であり、図６６は図６５中ＬＸＶＩ−ＬＸＶＩ線矢視
断面図である。
【０２７８】本実施の形態における横型接合型電界効果
トランジスタ９００の構造的特徴は、上記横型接合型電
界効果トランジスタ６００と同様に、ｐｎ接合およびゲ
ート電極層を横方向に配置するようにしたものである。
【０２７９】この横型接合型電界効果トランジスタ９０
０は、Ｓｉ等からなる半導体基板２上に位置するｐ型不
純物を含む第１半導体層９１と、この第１半導体層９１
上に位置し、ｐ型不純物を含む第２半導体層９２と、第
１半導体層９１の上に、かつ、第２半導体層９２の横方
向に隣接して位置し、ｎ型不純物を含む第３半導体層９
３と、第１半導体層９１の上に、かつ、第３半導体層９
３の横方向に隣接して位置し、ｐ型不純物を含む第４半
導体層９４と、第１半導体層９１の上に、かつ、第４半
導体層９４の横方向に隣接して位置し、ｎ型不純物を含
む第５半導体層９５と、第１半導体層９１の上に、か
つ、第５半導体層９５の横方向に隣接して位置し、ｐ型
不純物を含む第６半導体層９６とが設けられている。
【０２８０】ここで、第１半導体層９１の材質はＳｉ
Ｃ、膜厚は３μｍ〜４μｍ程度、不純物濃度は１×１０
16ｃｍ-3程度に設けられ、第２半導体層９２、第３半導
体層９３、第４半導体層９４、第５半導体層９５、およ
び、第６半導体層９６の材質はＳｉＣ、膜厚は０．５μ
ｍ〜１．０μｍ程度、不純物濃度は１×１０17ｃｍ-3〜
３×１０17ｃｍ-3程度に設けられる。なお、第２半導体
層９２〜第６半導体層９６の膜厚は、図１４の奥行き方
向の厚みを示す。
【０２８１】第２半導体層９２、第３半導体層９３、第
４半導体層９４、第５半導体層９５、および、第６半導
体層９６中において所定の間隔を隔てて設けられ、第３
半導体層９３および第５半導体層９５の不純物濃度より
も高い濃度のｎ型の不純物を含むソース／ドレイン領域
層６，８が設けられる。ソース／ドレイン領域層６，８
の不純物濃度は１×１０19ｃｍ-3〜１×１０20ｃｍ-3程
度に設けられる。
【０２８２】第２半導体層９２中のソース／ドレイン領
域層６，８の間には、その一方の側面が第３半導体層９
３にまで延在するように設けられ、第３半導体層９３の
不純物濃度よりも高いｐ型の不純物濃度を含む第１ゲー
ト電極層９８Ａが設けられている。
【０２８３】また、第４半導体層９４中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第３半導
体層９３にまで延在し、他方の側面が第５半導体層９５
にまで延在するように設けられ、第１ゲート電極層９８
Ａとほぼ同じ不純物濃度を有し、かつ同電位を有するｐ
型の第２ゲート電極層９８Ｂが設けられている。
【０２８４】また、第６半導体層９６中のソース／ドレ
イン領域層６，８の間には、その一方の側面が第５半導
体層９５にまで延在するように設けられ、第１ゲート電
極層９８Ａとほぼ同じ不純物濃度を有し、かつ、同電位
を有するｐ型の第３ゲート電極層９８Ｃが設けられてい
る。
【０２８５】また、第１ゲート電極層９８Ａと第２ゲー
ト電極層９８Ｂとに挟まれた第３半導体層９８Ｂには、
第１ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、
かつ、同電位を有するｐ型の第１不純物注入領域９９Ａ
が設けられている。
【０２８６】また、第２ゲート電極９８Ｂと第３ゲート
電極層９８Ｃとに挟まれた第５半導体層９５には、第１
ゲート電極層９８Ａとほぼ同じ不純物濃度を有し、かつ
同電位を有するｐ型の第２不純物注入領域９９Ｂが設け
られている。
【０２８７】なお、図６５においては、第１不純物注入
領域９９Ａ、および、第２不純物注入領域９９Ｂを一層
設ける場合を図示しているが、総チャネル幅を広くしオ
ン抵抗を下げつつ、かつ、ノーマリオフ型の横型接合型
トランジスタを実現させる観点から、半導体層内に第１
不純物注入領域９９Ａ、および、第２不純物注入領域９
９Ｂをそれぞれ複数層設けることも可能である。
【０２８８】なお、第１ゲート電極層９８Ａ、第２ゲー
ト電極層９８Ｂ、第３ゲート電極層９８Ｃ、第１不純物
注入領域９９Ａ、および、第２不純物注入領域９９Ｃの
不純物濃度は３×１０18ｃｍ-3〜１×１０20ｃｍ-3程度
に設けられる。
【０２８９】なお、ノーマリオフ型の横型接合型電界効
果トランジスタを実現させるためには、第１ゲート電極
層９８Ａと、第１不純物注入領域９９Ａの最も近接する
面同士の間隔（ｗ９１）が、第３半導体層９３と第１ゲ
ート電極層９８Ａとの接合における拡散電位で広がる空
乏層の間隔の２倍よりも小さくなるように設けられ、第
１不純物注入領域９９Ａと、第２ゲート電極層９８Ｂの
最も近接する面同士の間隔（ｗ９２）が、第３半導体層
９３と第１ゲート電極層９８Ａとの接合における拡散電
位で広がる空乏層の間隔の２倍よりも小さくなるように
設けられ、第２ゲート電極層９８Ｂと、第２不純物注入
領域９９Ｂの最も近接する面同士の間隔（ｗ９３）が、
第３半導体層９３と第１ゲート電極層９８Ａとの接合に
おける拡散電位で広がる空乏層の間隔の２倍よりも小さ
くなるように設けられ、第２不純物注入領域９９Ｂと、
第３ゲート電極層９８Ｃの最も近接する面同士の間隔
（ｗ９４）が、第３半導体層９３と第１ゲート電極層９
８Ａとの接合における拡散電位で広がる空乏層の間隔の
２倍よりも小さくなるように設ければ良い。
【０２９０】（横型接合型電界効果トランジスタ９００
の製造方法）次に、上記構成からなる横型接合型電界効
果トランジスタ９００の製造方法について、図６７〜図
７１を参照して説明する。なお、図６７〜図７１は図６
５に示す断面構造にしたがった製造工程を示す断面図で
ある。
【０２９１】図６７を参照して、Ｓｉ等からなる半導体
基板２上に、ｐ型不純物を含む厚さ３μｍ〜４μｍ程
度、不純物濃度が１×１０16ｃｍ-3程度のＳｉＣからな
る第１半導体層９１をエピタキシャル成長により形成す
る。
【０２９２】次に、図６８を参照して、この第１半導体
層９１の上に、ｎ型不純物を含む厚さ１μｍ〜２μｍ程
度、不純物濃度が第１半導体層９１よりも高い１×１０
17ｃｍ-3〜３×１０17ｃｍ-3程度のＳｉＣからなる半導
体層９０Ａをエピタキシャル成長により形成する。
【０２９３】次に、図６９を参照して、半導体層９０Ａ
中の所定領域に、基板２の平面方向（奥行き方向）に沿
って所定の間隔を隔ててｐ型不純物を導入することによ
り、それぞれ奥行き方向の膜厚さが０．５μｍ〜１．０
μｍ程度、不純物濃度が１×１０17ｃｍ-3〜３×１０17
ｃｍ-3程度の、ｐ型第２半導体層９２、ｎ型第３半導体
層９３、ｐ型第４半導体層９４、ｎ型第５半導体層９
５、および、ｐ型第６半導体層９６を形成する。
【０２９４】次に、図６９を参照して、第２半導体層９
２、第３半導体層９３、第４半導体層９４、第５半導体
層９５、および、第６半導体層９６の所定領域にｐ型の
不純物を導入することにより、第２半導体層９２と第３
半導体層９３との間、第３半導体層７９と第５半導体層
９５との間、第５半導体層９５と第６半導体層９６との
間において、それぞれの領域をまたがるように、不純物
濃度が３×１０18ｃｍ -3〜１×１０20ｃｍ-3程度の第１
ゲート電極層９８Ａ、第２ゲート電極層９８Ｂ、およ
び、第３ゲート電極層９８Ｃを形成する。また、同時
に、第３半導体層７３、および、第５半導体層７５の中
に、第１ゲート電極層９８Ａ、第２ゲート電極層９８
Ｂ、および、第３ゲート電極層９８Ｃとほぼ同じ３×１
０18ｃｍ-3〜１×１０20ｃｍ-3程度不純物濃度えお有
し、かつ、同電位を有する第１不純物注入領域９９Ａ、
および、第２不純物注入領域９９Ｂを形成する。
【０２９５】次に、図７０を参照して、第２半導体層９
２、第３半導体層９３、第４半導体層９４、第５半導体
層９５、および、第６半導体層９６の所定領域にｎ型の
不純物を導入することにより、第２半導体層９２、第３
半導体層９３、第４半導体層９４、第５半導体層９５、
および、第６半導体層９６が配置される方向に沿うとと
もに、第１ゲート電極層９８Ａ、第２ゲート電極層９８
Ｂ、第３ゲート電極層９８Ｃ、第１不純物注入領域９９
Ａ、および、第２不純物注入領域９９Ｂを挟み込み、第
３半導体層９３の不純物濃度よりも高い、１×１０19ｃ
ｍ-3〜１×１０ 20ｃｍ-3程度のｎ型の不純物を含むソー
ス／ドレイン領域層６，８を形成する。その後、図示し
ていないが、表面熱酸化・開口・Ｎｉ電極形成、絶縁層
形成（ＯＣＤ等）、コンタクトホール開口・Ａｌ配線・
パッド形成、熱処理、オーミックコンタクト形成等の工
程を経ることにより、図６５に示す本実施の形態におけ
る横型接合型電界効果トランジスタ９００が完成する。
【０２９６】（作用効果）以上、上記構成からなる横型
ＪＦＥＴおよびその製造方法によれば、半導体基板２上
に設けられる各半導体層が、半導体基板２上において隣
接する横方向に沿って配置されることにより、基板の平
面方向に沿ってトランジスタ構造を形成することになる
ため、従来の構造に対して、さらに素子のオン抵抗を下
げることが可能になる。また、第２半導体層９２と、第
３半導体層９３と、第４半導体層９４と、第５半導体層
９５と、第６半導体層９６との不純物濃度および膜厚さ
を略同じ値にすることにより、横型ＪＦＥＴのオン抵抗
を最小にし、耐圧値を最大に設定することを可能として
いる。
【０２９７】なお、半導体層、ゲート電極層、および不
純物注入領域を設ける数量については、横型ＪＦＥＴに
要求される性能によって決定されることができ、たとえ
ば、半導体層を３層、ゲート電極層を２層、不純物注入
領域を１層設ける構造や、半導体層を４層、ゲート電極
層を２層、不純物注入領域を２層設ける構造の採用が可
能である。
【０２９８】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【０２９９】
【発明の効果】この発明に基づいた横型接合型電界効果
トランジスタおよびその製造方法の１つの局面によれ
ば、半導体基板上の各半導体層の積層方向である縦方向
に沿ってトランジスタ構造を形成することになるため、
従来の構造に対して、さらに素子のオン抵抗を下げるこ
とが可能になる。
【０３００】また、この発明に基づいた横型接合型電界
効果トランジスタおよびその製造方法の他の局面によれ
ば、複数の横型ＪＦＥＴにおいてｐｎ接合を縦方向に配
置し、ゲート電極層を横方向に配置した構成が採用され
ているため、従来の構造に対して、さらに素子のオン抵
抗を下げることが可能になる。
【０３０１】また、この発明に基づいた横型接合型電界
効果トランジスタおよびその製造方法のさらに他の局面
によれば、半導体基板上に設けられる各半導体層が、半
導体基板上において隣接する横方向に沿って配置される
ことにより、基板の平面方向に沿ってトランジスタ構造
を形成することになるため、従来の構造に対して、さら
に素子のオン抵抗を下げることが可能になる。
【図面の簡単な説明】
【図１】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の構造を示す断面図である。
【図２】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第１工程断面図であ
る。
【図３】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第２工程断面図であ
る。
【図４】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第３工程断面図であ
る。
【図５】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第４工程断面図であ
る。
【図６】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第５工程断面図であ
る。
【図７】 実施の形態１における横型接合型電界効果ト
ランジスタ１００の製造方法を示す第６工程断面図であ
る。
【図８】 実施の形態２における横型接合型電界効果ト
ランジスタ２００の構造を示す断面図である。
【図９】 実施の形態２における横型接合型電界効果ト
ランジスタ２００の製造方法を示す第１工程断面図であ
る。
【図１０】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第２工程断面図で
ある。
【図１１】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第３工程断面図で
ある。
【図１２】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第４工程断面図で
ある。
【図１３】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第５工程断面図で
ある。
【図１４】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第６工程断面図で
ある。
【図１５】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第７工程断面図で
ある。
【図１６】 実施の形態２における横型接合型電界効果
トランジスタ２００の製造方法を示す第８工程断面図で
ある。
【図１７】 実施の形態３における横型接合型電界効果
トランジスタ３００の構造を示す断面図である。
【図１８】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第１工程断面図で
ある。
【図１９】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第２工程断面図で
ある。
【図２０】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第３工程断面図で
ある。
【図２１】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第４工程断面図で
ある。
【図２２】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第５工程断面図で
ある。
【図２３】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第６工程断面図で
ある。
【図２４】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第７工程断面図で
ある。
【図２５】 実施の形態３における横型接合型電界効果
トランジスタ３００の製造方法を示す第８工程断面図で
ある。
【図２６】 実施の形態４における横型接合型電界効果
トランジスタ４００の構造を示す断面図である。
【図２７】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第１工程断面図で
ある。
【図２８】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第２工程断面図で
ある。
【図２９】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第３工程断面図で
ある。
【図３０】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第４工程断面図で
ある。
【図３１】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第５工程断面図で
ある。
【図３２】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第６工程断面図で
ある。
【図３３】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第７工程断面図で
ある。
【図３４】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第８工程断面図で
ある。
【図３５】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第９工程断面図で
ある。
【図３６】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第１０工程断面図
である。
【図３７】 実施の形態４における横型接合型電界効果
トランジスタ４００の製造方法を示す第１１工程断面図
である。
【図３８】 実施の形態５における横型接合型電界効果
トランジスタ５００の構造を示す断面図である。
【図３９】 図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断
面図である。
【図４０】 図３８中ＸＸＸＩＸ−ＸＸＸＩＸ線矢視断
面図に対応する他の形態の構造を示す断面図である。
【図４１】 実施の形態５における横型接合型電界効果
トランジスタ５００の製造方法を示す第１工程断面図で
ある。
【図４２】 実施の形態５における横型接合型電界効果
トランジスタ５００の製造方法を示す第２工程断面図で
ある。
【図４３】 実施の形態５における横型接合型電界効果
トランジスタ５００の製造方法を示す第３工程断面図で
ある。
【図４４】 実施の形態６における横型接合型電界効果
トランジスタ６００の構造を示す断面図である。
【図４５】 図４４中ＸＬＶ−ＸＬＶ線矢視断面図であ
る。
【図４６】 実施の形態６における横型接合型電界効果
トランジスタ６００の製造方法を示す第１工程断面図で
ある。
【図４７】 実施の形態６における横型接合型電界効果
トランジスタ６００の製造方法を示す第２工程断面図で
ある。
【図４８】 実施の形態６における横型接合型電界効果
トランジスタ６００の製造方法を示す第３工程断面図で
ある。
【図４９】 実施の形態６における横型接合型電界効果
トランジスタ６００の製造方法を示す第４工程断面図で
ある。
【図５０】 実施の形態６における横型接合型電界効果
トランジスタ６００の製造方法を示す第５工程断面図で
ある。
【図５１】 実施の形態７における横型接合型電界効果
トランジスタ７００の構造を示す断面図である。
【図５２】 図５１中ＬＩＩ−ＬＩＩ線矢視断面図であ
る。
【図５３】 実施の形態７における横型接合型電界効果
トランジスタ７００の製造方法を示す第１工程断面図で
ある。
【図５４】 実施の形態７における横型接合型電界効果
トランジスタ７００の製造方法を示す第２工程断面図で
ある。
【図５５】 実施の形態７における横型接合型電界効果
トランジスタ７００の製造方法を示す第３工程断面図で
ある。
【図５６】 実施の形態７における横型接合型電界効果
トランジスタ７００の製造方法を示す第４工程断面図で
ある。
【図５７】 実施の形態７における横型接合型電界効果
トランジスタ７００の製造方法を示す第５工程断面図で
ある。
【図５８】 実施の形態８における横型接合型電界効果
トランジスタ８００の構造を示す断面図である。
【図５９】 図５８中ＬＩＸ−ＬＩＸ線矢視断面図であ
る。
【図６０】 実施の形態８における横型接合型電界効果
トランジスタ８００の製造方法を示す第１工程断面図で
ある。
【図６１】 実施の形態８における横型接合型電界効果
トランジスタ８００の製造方法を示す第２工程断面図で
ある。
【図６２】 実施の形態８における横型接合型電界効果
トランジスタ８００の製造方法を示す第３工程断面図で
ある。
【図６３】 実施の形態８における横型接合型電界効果
トランジスタ８００の製造方法を示す第４工程断面図で
ある。
【図６４】 実施の形態８における横型接合型電界効果
トランジスタ８００の製造方法を示す第５工程断面図で
ある。
【図６５】 実施の形態９における横型接合型電界効果
トランジスタ９００の構造を示す断面図である。
【図６６】 図６５中ＬＸＶＩ−ＬＸＶＩ線矢視断面図
である。
【図６７】 実施の形態９における横型接合型電界効果
トランジスタ９００の製造方法を示す第１工程断面図で
ある。
【図６８】 実施の形態９における横型接合型電界効果
トランジスタ９００の製造方法を示す第２工程断面図で
ある。
【図６９】 実施の形態９における横型接合型電界効果
トランジスタ９００の製造方法を示す第３工程断面図で
ある。
【図７０】 実施の形態９における横型接合型電界効果
トランジスタ９００の製造方法を示す第４工程断面図で
ある。
【図７１】 実施の形態９における横型接合型電界効果
トランジスタ９００の製造方法を示す第５工程断面図で
ある。
【図７２】 従来の技術における横型接合型電界効果ト
ランジスタの構造を示す断面図である。
【符号の説明】
２ 半導体基板、４ 不純物領域層、６，８ ソース／
ドレイン領域層、１１，２１，３１，４１，５１，６
１，７１，８１，９１ 第１半導体層、１２，２２，３
２，４２，５２，６２，７２，８２，９２ 第２半導体
層、１３，２３，３３，４３，５３，６３，７３，８
３，９３ 第３半導体層、１４，２４，３４，４４，５
４，６４，７４，８４，９４ 第４半導体層、１５，２
５，３５，４５，５５，６５，７５，８５，９５ 第５
半導体層、１８Ａ，２８Ａ，３８Ａ，４８Ａ，５８Ａ，
６８Ａ，７８Ａ，８８Ａ，９８Ａ 第１ゲート電極層、
１８Ｂ，２８Ｂ，３８Ｂ，４８Ｂ，５８Ｂ，６８Ｂ，７
８Ｂ，８８Ｂ，９８Ｂ 第２ゲート電極層、３８Ｃ，４
８Ｃ，５８Ｃ，６８Ｃ，７８Ｃ，８８Ｃ，９８Ｃ 第３
ゲート電極層、５８Ｄ，８８Ｄ 第４ゲート電極層、２
９Ａ，４９Ａ，５９Ａ，７９Ａ，９９Ａ 第１不純物注
入領域、２９Ｂ，４９Ｂ，５９Ｂ，７９Ｂ，９９Ｂ 第
２不純物注入領域、４９Ｃ，５９Ｃ，７９Ｃ 第３不純
物注入領域、１００，２００，３００，４００，５０
０，６００，７００，８００，９００ 横型接合型電界
効果トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 弘津 研一 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 初川 聡 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 星野 孝志 大阪市此花区島屋一丁目１番３号 住友電 気工業株式会社大阪製作所内 (72)発明者 松波 弘之 京都府八幡市西山足立１−９ (72)発明者 木本 恒暢 京都市伏見区桃山町松平筑前１−39−605 Ｆターム(参考） 5F102 FA01 FA02 GB01 GC01 GC02 GC05 GD04 GJ03 GL02 GL08 GM02 GR12 GS03 HC07

Claims (76)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に位置する第１導電型不純
    物を含む第１半導体層と、 前記第１半導体層の上に位置し、前記第１半導体層の不
    純物濃度よりも高い濃度の第２導電型不純物を含む第２
    半導体層と、 前記第２半導体層の上に位置し、第１導電型不純物を含
    む第３半導体層と、 前記第３半導体層の上に位置し、第２導電型不純物を含
    む第４半導体層と、 前記第４半導体層の上に位置し、第１導電型不純物を含
    む第５半導体層と、 前記第５半導体層中において所定の間隔を隔てて、下面
    が前記第２半導体層にまで延在するように設けられ、前
    記第２半導体層および前記第４半導体層の不純物濃度よ
    りも高い濃度の第２導電型の不純物を含むソース／ドレ
    イン領域層と、 前記第３半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在するよう
    に設けられ、前記第２半導体層の不純物濃度よりも高い
    第１導電型の不純物濃度を含む第１ゲート電極層と、 前記第５半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第４半導体層にまで延在するよう
    に設けられ、前記第１ゲート電極層とほぼ同じ不純物濃
    度を有し、かつ、同電位を有する第２ゲート電極層と、
    を備える横型接合型電界効果トランジスタ。
  2. 【請求項２】 前記第２半導体層と、前記第３半導体層
    と、前記第４半導体層と、前記第５半導体層との不純物
    濃度と膜厚さとがほぼ同じである、請求項１に記載の横
    型接合型電界効果トランジスタ。
  3. 【請求項３】 前記第１半導体層の最上部と前記第１ゲ
    ート電極層の最下部との間の間隔が、前記第２半導体層
    と前記第１ゲート電極層との接合における拡散電位で広
    がる空乏層の間隔よりも小さく、 前記第３半導体層の最上部と前記第２ゲート電極層の最
    下部との間の間隔が、前記第４半導体層と前記第２ゲー
    ト電極層との接合における拡散電位で広がる空乏層の間
    隔よりも小さいことを特徴とする、請求項１または２に
    記載の横型接合型電界効果トランジスタ。
  4. 【請求項４】 前記第３半導体層と前記第４半導体層と
    の間に、前記第２半導体層と前記第３半導体層と前記第
    １ゲート電極層とほぼ同じ構造である単位トランジスタ
    構造を１つまたは２以上備える、請求項１から３のいず
    れかに記載の横型接合型電界効果トランジスタ。
  5. 【請求項５】 半導体基板上に位置する第１導電型不純
    物を含む第１半導体層と、 前記第１半導体層の上に位置し、前記第１半導体層の不
    純物濃度よりも高い濃度の第２導電型不純物を含む第２
    半導体層と、 前記第２半導体層の上に位置し、第１導電型不純物を含
    む第３半導体層と、 前記第３半導体層の上に位置し、第２導電型不純物を含
    む第４半導体層と、 前記第４半導体層の上に位置し、第１導電型不純物を含
    む第５半導体層と、 前記第５半導体層中において所定の間隔を隔てて、下面
    が前記第２半導体層にまで延在するように設けられ、前
    記第２半導体層および第４半導体層の不純物濃度よりも
    高い濃度の第２導電型の不純物を含むソース／ドレイン
    領域層と、 前記第３半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在するよう
    に設けられ、前記第２半導体層の不純物濃度よりも高い
    第１導電型の不純物濃度を含む第１ゲート電極層と、 前記第５半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第４半導体層にまで延在するよう
    に設けられ、前記第１ゲート電極層とほぼ同じ不純物濃
    度を有し、かつ、同電位を有する第２ゲート電極層と、 前記第１半導体層と前記第１ゲート電極層とに挟まれた
    前記第２半導体層に、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ、同電位を有する第１導電型の
    第１不純物注入領域と、 前記第３半導体層と前記第２ゲート電極層とに挟まれた
    前記第４半導体層に、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ、同電位を有する第１導電型の
    第２不純物注入領域と、を備える横型接合型電界効果ト
    ランジスタ。
  6. 【請求項６】 前記第２半導体層と、前記第３半導体層
    と、前記第４半導体層と、前記第５半導体層との不純物
    濃度と膜厚さとがほぼ同じである、請求項５に記載の横
    型接合型電界効果トランジスタ。
  7. 【請求項７】 前記第１半導体層の最上部と前記第１不
    純物注入領域の最下部との間の間隔が、前記第２半導体
    層と前記第１不純物注入領域との接合における拡散電位
    で広がる空乏層の間隔よりも小さく、 前記第１不純物注入領域の最上部と前記第１ゲート電極
    層の最下部との間の間隔が、前記第２半導体層と前記第
    １ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さく、 前記第３半導体層の最上部と前記第２不純物注入領域の
    最下部との間の間隔が、前記第４半導体層と前記第２不
    純物注入領域との接合における拡散電位で広がる空乏層
    の間隔よりも小さく、 前記第２不純物注入領域の最上部と前記第２ゲート電極
    層の最下部との間の間隔が、前記第４半導体層と前記第
    ２ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さいことを特徴とする、請求項
    ５または６に記載の横型接合型電界効果トランジスタ。
  8. 【請求項８】 前記第２半導体層には、前記第１不純物
    注入領域が複数層設けられ、前記第４半導体層には、前
    記第２不純物注入領域が複数層設けられる、請求項５か
    ら７のいずれかに記載の横型接合型電界効果トランジス
    タ。
  9. 【請求項９】 前記第３半導体層と前記第４半導体層と
    の間に、前記第２半導体層と前記第３半導体層と前記第
    １ゲート電極層と前記第１不純物注入領域とほぼ同じ構
    造である単位トランジスタ構造を１つまたは２以上備え
    る、請求項５から８のいずれかに記載の横型接合型電界
    効果トランジスタ。
  10. 【請求項１０】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、前記第１半導体層の不
    純物濃度よりも高い濃度の第２導電型不純物を含む第２
    半導体層と、 前記第２半導体層の上に位置し、第１導電型不純物を含
    む第３半導体層と、 前記第３半導体層の上に位置し、第２導電型不純物を含
    む第４半導体層と、 前記第４半導体層の上に位置し、第１導電型不純物を含
    む第５半導体層と、 前記第５半導体層中において所定の間隔を隔てて、下面
    が前記第２半導体層にまで延在するように設けられ、前
    記第２半導体層および第４半導体層の不純物濃度よりも
    高い濃度の第２導電型の不純物を含むソース／ドレイン
    領域層と、 前記第３半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在し、上面
    が前記第４半導体層にまで延在するように設けられ、前
    記第２半導体層および前記第４半導体層の不純物濃度よ
    りも高い第１導電型の不純物濃度を含む第１ゲート電極
    層と、前記第５半導体層中の前記ソース／ドレイン領域
    層の間において、下面が前記第４半導体層にまで延在す
    るように設けられ、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ、同電位を有する第２ゲート電極
    層と、を備える横型接合型電界効果トランジスタ。
  11. 【請求項１１】 前記第２半導体層と前記第３半導体層
    と前記第４半導体層と、前記第５半導体層との不純物濃
    度と膜厚さとがほぼ同じである、請求項１０に記載の横
    型接合型電界効果トランジスタ。
  12. 【請求項１２】 前記第１半導体層の最上部と前記第１
    ゲート電極層の最下部との間の間隔が、前記第２半導体
    層と前記第１ゲート電極層との接合における拡散電位で
    広がる空乏層の間隔よりも小さく、 前記第１ゲート電極層の最上部と前記第２ゲート電極層
    の最下部との間の間隔が、前記第４半導体層と前記第１
    ゲート電極層との接合における拡散電位で広がる空乏層
    の間隔の２倍よりも小さいことを特徴とする、請求項１
    ０または１１に記載の横型接合型電界効果トランジス
    タ。
  13. 【請求項１３】 前記第４半導体層と前記第５半導体層
    との間に、前記第３半導体層と前記第４半導体層と前記
    第１ゲート電極層とほぼ同じ構造である単位トランジス
    タ構造を１つまたは２以上備える、請求項１０から１２
    のいずれかに記載の横型接合型電界効果トランジスタ。
  14. 【請求項１４】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、前記第１半導体層の不
    純物濃度よりも高い濃度の第２導電型不純物を含む第２
    半導体層と、 前記第２半導体層の上に位置し、第１導電型不純物を含
    む第３半導体層と、 前記第３半導体層の上に位置し、第２導電型不純物を含
    む第４半導体層と、 前記第４半導体層の上に位置し、第１導電型不純物を含
    む第５半導体層と、 前記第５半導体層中において所定の間隔を隔てて、下面
    が前記第２半導体層にまで延在するように設けられ、前
    記第２半導体層および第４半導体層の不純物濃度よりも
    高い濃度の第２導電型の不純物を含むソース／ドレイン
    領域層と、 前記第３半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在し、上面
    が前記第４半導体層にまで延在するように設けられ、前
    記第２半導体層および前記第４半導体層の不純物濃度よ
    りも高い不純物濃度を含む第１ゲート電極層と、 前記第５半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第４半導体層にまで延在するよう
    に設けられ、前記第１ゲート電極層とほぼ同じ不純物濃
    度を有し、かつ、同電位を有する第１導電型の第２ゲー
    ト電極層と、 前記第１半導体層と前記第１ゲート電極層とに挟まれた
    前記第２半導体層に、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ、同電位を有する第１導電型の
    第１不純物注入領域と、 前記第１ゲート電極層と前記第２ゲート電極層とに挟ま
    れた前記第４半導体層に、前記第１ゲート電極層とほぼ
    同じ不純物濃度を有し、かつ同電位を有する第１導電型
    の第２不純物注入領域と、を備える、横型接合型電界効
    果トランジスタ。
  15. 【請求項１５】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層との不純
    物濃度と膜厚さとがほぼ同じである、請求項１４に記載
    の横型接合型電界効果トランジスタ。
  16. 【請求項１６】 前記第１半導体層の最上部と前記第１
    不純物注入領域の最下部との間の間隔が、前記第２半導
    体層と前記第１不純物注入領域との接合における拡散電
    位で広がる空乏層の間隔よりも小さく、 前記第１不純物注入領域の最上部と前記第１ゲート電極
    層の最下部との間隔が、前記第２半導体層と前記第１ゲ
    ート電極層との接合における拡散電位で広がる空乏層の
    間隔の２倍よりも小さく、 前記第１ゲート電極層の最上部と前記第２不純物注入領
    域の最下部との間の間隔が、前記第４半導体層と前記第
    ２不純物注入領域との接合における拡散電位で広がる空
    乏層の間隔の２倍よりも小さく、 前記第２不純物注入領域の最上部と前記第２ゲート電極
    層の最下部との間の間隔が、前記第４半導体層と前記第
    ２ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さいことを特徴とする、請求項
    １４または１５のいずれかに記載の横型接合型電界効果
    トランジスタ。
  17. 【請求項１７】 前記第２半導体層には、前記第１不純
    物注入領域が複数層設けられ、前記第４半導体層には、
    前記第２不純物注入領域が複数層設けられる、請求項１
    ４から１６のいずれかに記載の横型接合型電界効果トラ
    ンジスタ。
  18. 【請求項１８】 前記第４半導体層と前記第５半導体層
    との間に、前記第３半導体層と前記第４半導体層と前記
    第１ゲート電極層と前記第２不純物注入領域とほぼ同じ
    構造である単位トランジスタ構造を１つまたは２以上備
    える、請求項１４から１７のいずれかに記載の横型接合
    型電界効果トランジスタ。
  19. 【請求項１９】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、前記第１半導体層の不
    純物濃度よりも高い濃度の第２導電型不純物を含む第２
    半導体層と、 前記第２半導体層の上に位置し、第１導電型不純物を含
    む第３半導体層と、 前記第３半導体層の上に位置し、第２導電型不純物を含
    む第４半導体層と、 前記第４半導体層の上に位置し、第１導電型不純物を含
    む第５半導体層と、 前記第５半導体層中において所定の間隔を隔てて、下面
    が前記第２半導体層にまで延在するように設けられ、前
    記第２半導体層および第４半導体層の不純物濃度よりも
    高い濃度の第２導電型の不純物を含むソース／ドレイン
    領域層と、 前記第５半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在するよう
    に設けられ、前記第２半導体層の不純物濃度よりも高い
    第１導電型の不純物濃度を含む第１ゲート電極層と、 前記第５半導体層中の前記ソース／ドレイン領域層の間
    において、下面が前記第２半導体層にまで延在するよう
    に前記第１ゲート電極層に隣接して設けられ、前記第１
    ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電
    位を有する第１導電型の第２ゲート電極層と、を備える
    横型接合型電界効果トランジスタ。
  20. 【請求項２０】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層との不純
    物濃度と膜厚さとがほぼ同じである、請求項１９に記載
    の横型接合型電界効果トランジスタ。
  21. 【請求項２１】 前記第１ゲート電極層と前記第２ゲー
    ト電極層との間の間隔が、前記第２半導体層と前記第１
    ゲート電極層との接合における拡散電位で広がる空乏層
    の間隔、および前記第４半導体層と前記第１ゲート電極
    層との接合における拡散電位で広がる空乏層の間隔の２
    倍よりも小さいことを特徴とする、請求項１９または２
    ０に記載の横型接合型電界効果トランジスタ。
  22. 【請求項２２】 前記第１ゲート電極層と前記第２ゲー
    ト電極層との間に、下面が前記第２半導体層にまで延在
    するように設けられ、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ、同電位を有する第１導電型の
    不純物注入領域を１つ備える、請求項１９から２１のい
    ずれかに記載の横型接合型電界効果トランジスタ。
  23. 【請求項２３】 前記第１ゲート電極層と前記不純物注
    入領域との間の間隔および前記不純物注入領域と前記第
    ２ゲート電極層との間隔が、前記第２半導体層と前記第
    １ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔、および前記第４半導体層と前記第１ゲート電
    極層との接合における拡散電位で広がる空乏層の間隔の
    ２倍よりも小さいことを特徴とする、請求項２２に記載
    の横型接合型電界効果トランジスタ。
  24. 【請求項２４】 前記不純物注入領域が２以上設けられ
    る、請求項２３に記載の横型接合型電界効果トランジス
    タ。
  25. 【請求項２５】 前記第１ゲート電極層に最も近接する
    前記不純物注入領域と前記第１ゲート電極層との間の間
    隔、前記不純物注入領域同士の間隔、および前記第２ゲ
    ート電極層に最も近接する前記不純物注入領域と前記第
    ２ゲート電極層との間の間隔が、いずれも、前記第２半
    導体層と前記第１ゲート電極層との接合における拡散電
    位で広がる空乏層の間隔、および前記第４半導体層と前
    記第１ゲート電極層との接合における拡散電位で広がる
    空乏層の間隔の２倍よりも小さいことを特徴とする、請
    求項２４に記載の横型接合型電界効果トランジスタ。
  26. 【請求項２６】 前記第４半導体層と前記第５半導体層
    との間に、前記第３半導体層と前記第４半導体層とほぼ
    同じ構造を１つ以上有する、請求項１９から２５のいず
    れかに記載の横型接合型電界効果トランジスタ。
  27. 【請求項２７】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、第２導電型不純物を含む第３半導体層
    と、 前記第２半導体層および前記第３半導体層中において所
    定の間隔を隔てて設けられ、前記第３半導体層の不純物
    濃度よりも高い濃度の第２導電型の不純物を含むソース
    ／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第１半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含むゲート電極層
    と、を備える横型接合型電界効果トランジスタ。
  28. 【請求項２８】 前記第２半導体層と、前記第３半導体
    層との不純物濃度と膜厚さとがほぼ同じである、請求項
    ２７に記載の横型接合型電界効果トランジスタ。
  29. 【請求項２９】 前記ゲート電極層と、前記第３半導体
    層の前記ゲート電極層と接しない面との間隔が、前記第
    ３半導体層と前記ゲート電極層との接合における拡散電
    位で拡がる空乏層の間隔よりも小さいことを特徴とす
    る、請求項２７または２８に記載の横型接合型電界効果
    トランジスタ。
  30. 【請求項３０】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、第２導電型不純物を含む第３半導体層
    と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第１半導体層の上に、かつ、前記第４半導体層に隣
    接して位置し、第２導電型不純物を含む第５半導体層
    と、 前記第２半導体層、前記第３半導体層、前記第４半導体
    層および前記第５半導体層中において所定の間隔を隔て
    て設けられ、前記第３半導体層および前記第５半導体層
    の不純物濃度よりも高い濃度の第２導電型の不純物を含
    むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、前記第４半導体層中の前記ソース／ドレイン領
    域層の間において、その一方の側面が前記第５半導体層
    にまで延在するように設けられ、前記第１ゲート電極層
    とほぼ同じ不純物濃度を有し、かつ、同電位を有する第
    １導電型の第２ゲート電極層と、を備える横型接合型電
    界効果トランジスタ。
  31. 【請求項３１】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層との不純
    物濃度と膜厚さとがほぼ同じである、請求項３０に記載
    の横型接合型電界効果トランジスタ。
  32. 【請求項３２】 前記第１ゲート電極層と、前記第３半
    導体層の前記第１ゲート電極層と接しない面との間の間
    隔が、前記第３半導体層と前記第１ゲート電極層との接
    合における拡散電位で広がる空乏層の間隔よりも小さ
    く、 前記第２ゲート電極層と前記第５半導体層の前記第２ゲ
    ート電極層と接しない面との間隔が、前記第５半導体層
    と前記第２ゲート電極層との接合における拡散電位で広
    がる空乏層の間隔よりも小さいことを特徴とする、請求
    項３０または３１に記載の横型接合型電界効果トランジ
    スタ。
  33. 【請求項３３】 前記第３半導体層と前記第４半導体層
    との間に、前記第４半導体層と前記第５半導体層と前記
    第２ゲート電極層とほぼ同じ構造である単位トランジス
    タ構造を１つ以上備える、請求項２０から３２のいずれ
    かに記載の横型接合型電界効果トランジスタ。
  34. 【請求項３４】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、前記第２導電型不純物を含む第３半導体
    層と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第２半導体層、前記第３半導体層および前記第４半
    導体層中において所定の間隔を隔てて設けられ、前記第
    ３半導体層の不純物濃度よりも高い濃度の第２導電型の
    不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含むゲート電極層
    と、を備える横型接合型電界効果トランジスタ。
  35. 【請求項３５】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層との不純物濃度と膜厚さとがほ
    ぼ同じである、請求項３４に記載の横型接合型電界効果
    トランジスタ。
  36. 【請求項３６】 前記ゲート電極層と前記第４半導体層
    との間の間隔が、前記第３半導体層と前記ゲート電極層
    との接合における拡散電位で広がる空乏層の間隔よりも
    小さいことを特徴とする、請求項３４または３５に記載
    の横型接合型電界効果トランジスタ。
  37. 【請求項３７】 前記第３半導体層と前記第４半導体層
    との間に前記第２半導体層と前記第３半導体層と前記ゲ
    ート電極層とほぼ同じ構造である単位トランジスタ構造
    を１つまたは２以上備える、請求項３４から３６のいず
    れかに記載の横型接合型電界効果トランジスタ。
  38. 【請求項３８】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、第２導電型不純物を含む第３半導体層
    と、 前記第２半導体層および前記第３半導体層中において所
    定の間隔を隔てて設けられ、前記第３半導体層の不純物
    濃度よりも高い濃度の第２導電型の不純物を含むソース
    ／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含むゲート電極層
    と、 前記ゲート電極層と前記第３半導体層の前記ゲート電極
    層と接しない面とに挟まれた前記第３半導体層に、前記
    ゲート電極層とほぼ同じ不純物濃度を有し、かつ、同電
    位を有する第１導電型の不純物注入領域と、を備える横
    型接合型電界効果トランジスタ。
  39. 【請求項３９】 前記第２半導体層と、前記第３半導体
    層との不純物濃度と膜厚さとがほぼ同じである、請求項
    ３８に記載の横型接合型電界効果トランジスタ。
  40. 【請求項４０】 前記ゲート電極層と前記不純物注入領
    域との最も大きく接する面同士の間隔が、前記第３半導
    体層と前記ゲート電極層との接合における拡散電位で広
    がる空乏層の間隔の２倍よりも小さく、 前記不純物注入領域と、前記第３半導体層の前記ゲート
    電極層と接しない面との間の間隔が、前記第３半導体層
    と前記ゲート電極層との接合における拡散電位で広がる
    空乏層の間隔よりも小さいことを特徴とする、請求項３
    ８または３９に記載の横型接合型電界効果トランジス
    タ。
  41. 【請求項４１】 前記第３半導体層には、前記不純物注
    入領域が複数層設けられる、請求項３８から４０のいず
    れかに記載の横型接合型電界効果トランジスタ。
  42. 【請求項４２】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、第２導電型不純物を含む第３半導体層
    と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第１半導体層の上に、かつ前記第４半導体層に隣接
    して位置し、第２導電型不純物を含む第５半導体層と、 前記第２半導体層、前記第３半導体層、前記第４半導体
    層および前記第５半導体層中において所定の間隔を隔て
    て設けられ、前記第３半導体層および前記第５半導体層
    の不純物濃度よりも高い濃度の第２導電型の不純物を含
    むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、 前記第４半導体層中の前記ソース／ドレイン領域層の間
    においてその一方の側面が前記第５半導体層にまで延在
    するように設けられ、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ同電位を有する第２ゲート電極
    層と、 前記第４半導体層と前記第１ゲート電極層とに挟まれた
    前記第３半導体層に、前記第１ゲート電極層とほぼ同じ
    不純物濃度を有し、かつ同電位を有する第１導電型の第
    １不純物注入領域と、 前記第２ゲート電極層と、前記第５半導体層の前記第２
    ゲート電極層と接しない面とに挟まれた前記第５半導体
    層に、前記第１ゲート電極層とほぼ同じ不純物濃度を有
    し、かつ、同電位を有する第１導電型の第２不純物注入
    領域と、を備える横型接合型電界効果トランジスタ。
  43. 【請求項４３】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層との不純
    物濃度と膜厚さとがほぼ同じである、請求項４２に記載
    の横型接合型電界効果トランジスタ。
  44. 【請求項４４】 前記第１ゲート電極層と前記第１不純
    物注入領域との最も近接する面同士の間隔が、前記第３
    半導体層と前記第１ゲート電極層との接合における拡散
    電位で広がる空乏層の間隔の２倍よりも小さく、 前記第１不純物注入領域と、前記第３半導体層の前記第
    １ゲート電極層と接しない面との間の間隔が、前記第３
    半導体層と前記第１ゲート電極層との接合における拡散
    電位で広がる空乏層の間隔よりも小さく、 前記第２ゲート電極層と前記第２不純物注入領域との最
    も近接する面同士の間隔が、前記第５半導体層と前記第
    ２ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さく、 前記第２不純物注入領域と、前記第５半導体層の前記第
    ２ゲート電極層と接しない面との間の間隔が、前記第５
    半導体層と前記第２ゲート電極層との接合における拡散
    電位で広がる空乏層の間隔よりも小さいことを特徴とす
    る、請求項４２または４３に記載の横型接合型電界効果
    トランジスタ。
  45. 【請求項４５】 前記第３半導体層には、前記第１不純
    物注入領域が複数層設けられ、前記第５半導体層には、
    前記第２不純物注入領域が複数層設けられる、請求項４
    ２から４４のいずれかに記載の横型接合型電界効果トラ
    ンジスタ。
  46. 【請求項４６】 前記第３半導体層と前記第４半導体層
    との間に、前記第４半導体層と前記第５半導体層と前記
    第２ゲート電極層と前記第２不純物注入領域とほぼ同じ
    構造である単位トランジスタ構造を１つ以上備える、請
    求項４２から４５のいずれかに記載の横型接合型電界効
    果トランジスタ。
  47. 【請求項４７】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、前記第１半導体層の上に、かつ、前
    記第２半導体層に隣接して位置し、第２導電型不純物を
    含む第３半導体層と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第２半導体層、前記第３半導体層および前記第４半
    導体層中において所定の間隔を隔てて設けられ、前記第
    ３半導体層の不純物濃度よりも高い濃度の第２導電型の
    不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含むゲート電極層
    と、 前記第４半導体層と前記ゲート電極層とに挟まれた前記
    第３半導体層に、前記ゲート電極層とほぼ同じ不純物濃
    度を有し、かつ同電位を有する第１導電型の不純物注入
    領域と、 を備える横型接合型電界効果トランジスタ。
  48. 【請求項４８】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層の不純物濃度と膜厚さとがほぼ
    同じである、請求項４７に記載の横型接合型電界効果ト
    ランジスタ。
  49. 【請求項４９】 前記ゲート電極層と前記不純物注入領
    域との間の間隔が、前記第３半導体層と前記ゲート電極
    層との接合における拡散電位で広がる空乏層の間隔の２
    倍よりも小さく、 前記不純物注入領域と前記第４半導体層との間の間隔
    が、前記第３半導体層と前記ゲート電極層との接合にお
    ける拡散電位で広がる空乏層の間隔よりも小さいことを
    特徴とする、請求項４７または４８に記載の横型接合型
    電界効果トランジスタ。
  50. 【請求項５０】 前記第３半導体層には、前記不純物注
    入領域が複数層設けられる、請求項４７から４９のいず
    れかに記載の横型接合型電界効果トランジスタ。
  51. 【請求項５１】 前記第３半導体層と前記第４半導体層
    との間に、前記第２半導体層と前記第３半導体層と前記
    ゲート電極層と前記不純物注入領域とほぼ同じ構造であ
    る単位トランジスタ構造を１つまたは２以上備える、請
    求項４７から５０のいずれかに記載の横型接合型電界効
    果トランジスタ。
  52. 【請求項５２】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、前記第１半導体層の上に、かつ、前
    記第２半導体層に隣接して位置し、第２導電型不純物を
    含む第３半導体層と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第２半導体層、前記第３半導体層および前記第４半
    導体層中において所定の間隔を隔てて設けられ、前記第
    ３半導体層の不純物濃度よりも高い濃度の第２導電型の
    不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、 前記第４半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第１ゲート電極層とほぼ同
    じ不純物濃度を有し、かつ同電位を有する第１導電型の
    第２ゲート電極層と、を備える横型接合型電界効果トラ
    ンジスタ。
  53. 【請求項５３】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層との不純物濃度と膜厚さとがほ
    ぼ同じである、請求項５２に記載の横型接合型電界効果
    トランジスタ。
  54. 【請求項５４】 前記第１ゲート電極層と、前記第２ゲ
    ート電極層の最も近接する面同士の間隔が、前記第３半
    導体層と前記第１ゲート電極層との接合における拡散電
    位で広がる空乏層の間隔の２倍よりも小さいことを特徴
    とする、請求項５２または５３に記載の横型接合型電界
    効果トランジスタ。
  55. 【請求項５５】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、前記第１半導体層の上に、かつ、前
    記第２半導体層に隣接して位置し、第２導電型不純物を
    含む第３半導体層と、 前記第１半導体層の上に、かつ前記第３半導体層に隣接
    して位置し、第１導電型不純物を含む第４半導体層と、 前記第１半導体層の上に、かつ前記第４半導体層に隣接
    して位置し、第２導電型不純物を含む第５半導体層と、 前記第１半導体層の上に、かつ、前記第５半導体層に隣
    接して位置し、第１導電型不純物を含む第６半導体層
    と、 前記第２半導体層、前記第３半導体層、前記第４半導体
    層、前記第５半導体層および前記第６半導体層中におい
    て所定の間隔を隔てて設けられ、前記第３半導体層およ
    び前記第５半導体層の不純物濃度よりも高い濃度の第２
    導電型の不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、 前記第４半導体層中の前記ソース／ドレイン領域層の間
    においてその一方の側面が前記第３半導体層にまで延在
    し、他方の側面が前記第５半導体層にまで延在するよう
    に設けられ、前記第１ゲート電極層とほぼ同じ不純物濃
    度を有し、かつ同電位を有する第１導電型の第２ゲート
    電極層と、 前記第６半導体層の前記ソース／ドレイン領域層の間に
    おいてその一方の側面が前記第５半導体層にまで延在す
    るように設けられ、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ、同電位を有する第１導電型の第
    ３ゲート電極層と、を備える横型接合型電界効果トラン
    ジスタ。
  56. 【請求項５６】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層と、前記
    第６半導体層との不純物濃度と膜厚さとがほぼ同じであ
    る、請求項５５に記載の横型接合型電界効果トランジス
    タ。
  57. 【請求項５７】 前記第１ゲート電極層と、前記第２ゲ
    ート電極層の最も近接する面同士の間隔が、前記第３半
    導体層と前記第１ゲート電極層との接合における拡散電
    位で広がる空乏層の間隔の２倍よりも小さく、 前記第２ゲート電極層と前記第３ゲート電極層の最も近
    接する面同士の間隔が、前記第３半導体層と前記第１ゲ
    ート電極層との接合における拡散電位で広がる空乏層の
    間隔の２倍よりも小さいことを特徴とする、請求項５５
    または５６に記載の横型接合型電界効果トランジスタ。
  58. 【請求項５８】 前記第５半導体層と前記第６半導体層
    との間に、前記第４半導体層と前記５半導体層と前記第
    ２ゲート電極層とほぼ同じ構造である単位トランジスタ
    構造を１つ以上備える、請求項５５から５７のいずれか
    に記載の横型接合型電界効果トランジスタ。
  59. 【請求項５９】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層上に位置し、第１導電型不純物を含む
    第２半導体層と、 前記第１半導体層の上に、かつ、前記第２半導体層に隣
    接して位置し、第２導電型不純物を含む第３半導体層
    と、 前記第１半導体層の上に、かつ、前記第３半導体層に隣
    接して位置し、第１導電型不純物を含む第４半導体層
    と、 前記第２半導体層、前記第３半導体層および前記第４半
    導体層中において所定の間隔を隔てて設けられ、前記第
    ３半導体層の不純物濃度よりも高い濃度の第２導電型の
    不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、 前記第４半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第１ゲート電極層とほぼ同
    じ不純物濃度を有し、かつ同電位を有する第２ゲート電
    極層と、 前記第１ゲート電極層と前記第２ゲート電極層とに挟ま
    れた前記第３半導体層に、前記第１ゲート電極層とほぼ
    同じ不純物濃度を有し、かつ同電位を有する第１導電型
    の不純物注入領域と、を備える横型接合型電界効果トラ
    ンジスタ。
  60. 【請求項６０】 前記第２半導体層と前記第３半導体層
    と前記第４半導体層との不純物濃度と膜厚さとがほぼ同
    じである、請求項５９に記載の横型接合型電界効果トラ
    ンジスタ。
  61. 【請求項６１】 前記第１ゲート電極層と、前記不純物
    注入領域の最も近接する面同士の間隔が、前記第３半導
    体層と前記第１ゲート電極層との接合における拡散電位
    で広がる空乏層の間隔の２倍よりも小さく、 前記不純物注入領域と、前記第２ゲート電極層の最も近
    接する面同士の間隔が、前記第３半導体層と前記第１ゲ
    ート電極層との接合における拡散電位で広がる空乏層の
    間隔の２倍よりも小さいことを特徴とする、請求項５９
    または６０に記載の横型接合型電界効果トランジスタ。
  62. 【請求項６２】 前記第３半導体層には、前記不純物注
    入領域が複数層設けられる、請求項５９から６１のいず
    れかに記載の横型接合型電界効果トランジスタ。
  63. 【請求項６３】 半導体基板上に位置する第１導電型不
    純物を含む第１半導体層と、 前記第１半導体層の上に位置し、第１導電型不純物を含
    む第２半導体層と、前記第１半導体層の上に、かつ、前
    記第２半導体層に隣接して位置し、第２導電型不純物を
    含む第３半導体層と、 前記第１半導体層の上にかつ前記第３半導体層に隣接し
    て位置し、第１導電型不純物を含む第４半導体層と、 前記第１半導体層の上に、かつ、前記第４半導体層に隣
    接して位置し、第２導電型不純物を含む第５半導体層
    と、 前記第１半導体層の上に、かつ、前記第５半導体層に隣
    接して位置し、第１導電型不純物を含む第６半導体層
    と、 前記第２半導体層、前記第３半導体層、前記第４半導体
    層、前記第５半導体層および前記第６半導体層中におい
    て所定の間隔を隔てて設けられ、前記第３半導体層およ
    び前記第５半導体層の不純物濃度よりも高い濃度の第２
    導電型の不純物を含むソース／ドレイン領域層と、 前記第２半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在するように設けられ、前記第３半導体層の不純物濃度
    よりも高い第１導電型の不純物濃度を含む第１ゲート電
    極層と、 前記第４半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第３半導体層にまで延
    在し、他方の側面が前記第５半導体層にまで延在するよ
    うに設けられ、前記第１ゲート電極層とほぼ同じ不純物
    濃度を有し、かつ同電位を有する第１導電型の第２ゲー
    ト電極層と、 前記第６半導体層中の前記ソース／ドレイン領域層の間
    において、その一方の側面が前記第５半導体層にまで延
    在するように設けられ、前記第１ゲート電極層とほぼ同
    じ不純物濃度を有し、かつ、同電位を有する第１導電型
    の第３ゲート電極層と、 前記第１ゲート電極層と前記第２ゲート電極層とに挟ま
    れた前記第３半導体層に、前記第１ゲート電極層とほぼ
    同じ不純物濃度を有し、かつ、同電位を有する第１導電
    型の第１不純物注入領域と、 前記第２ゲート電極層と前記第３ゲート電極層とに挟ま
    れた前記第５半導体層に、前記第１ゲート電極層とほぼ
    同じ不純物濃度を有し、かつ同電位を有する第１導電型
    の第２不純物注入領域と、 を備える横型接合型電界効果トランジスタ。
  64. 【請求項６４】 前記第２半導体層と、前記第３半導体
    層と、前記第４半導体層と、前記第５半導体層と、前記
    第６半導体層との不純物濃度と膜厚さとがほぼ同じであ
    る、請求項６３に記載の横型接合型電界効果トランジス
    タ。
  65. 【請求項６５】 前記第１ゲート電極層と、前記第１不
    純物注入領域の最も近接する面同士の間隔が、前記第３
    半導体層と前記第１ゲート電極層との接合における拡散
    電位で広がる空乏層の間隔の２倍よりも小さく、 前記第１不純物注入領域と、前記第２ゲート電極層の最
    も近接する面同士の間隔が、前記第３半導体層と前記第
    １ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さく、 前記第２ゲート電極層と、前記第２不純物注入領域の最
    も近接する面同士の間隔が、前記第３半導体層と前記第
    １ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さく、 前記第２不純物注入領域と、前記第３ゲート電極層の最
    も近接する面同士の間隔が、前記第３半導体層と前記第
    １ゲート電極層との接合における拡散電位で広がる空乏
    層の間隔の２倍よりも小さいことを特徴とする、請求項
    ６３または６４に記載の横型接合型電界効果トランジス
    タ。
  66. 【請求項６６】 前記第３半導体層には、前記第１不純
    物注入領域が複数層設けられる、前記第５半導体層に
    は、前記第２不純物注入領域が複数層設けられる、請求
    項６３から６５のいずれかに記載の横型接合型電界効果
    トランジスタ。
  67. 【請求項６７】 前記第５半導体層と前記第６半導体層
    との間に、前記第４半導体層と前記第５半導体層と前記
    第２ゲート電極層と前記第２不純物注入領域とほぼ同じ
    構造である単位トランジスタ構造を１つ以上備える、請
    求項６３から６６のいずれかに記載の横型接合型電界効
    果トランジスタ。
  68. 【請求項６８】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、前記第１半導体層の不純物濃
    度よりも高い濃度の第２導電型不純物を含む第２半導体
    層を形成する工程と、 前記第２半導体層の上に、第１導電型不純物を含む第３
    半導体層を形成する工程と、 前記第２半導体層と前記第３半導体層とにまたがるよう
    に、第３半導体層の所定領域に不純物を導入して、前記
    第２半導体層の不純物濃度よりも高い第１導電型の不純
    物濃度を含む第１ゲート電極層を形成する工程と、 前記第３半導体層の上に、第２導電型不純物を含む第４
    半導体層を形成する工程と、 前記第４半導体層の上に、第１導電型不純物を含む第５
    半導体層を形成する工程と、 前記第第５半導体層の所定領域に不純物を導入して、下
    面が前記第４半導体層にまで延在し、前記第１ゲート電
    極層とほぼ同じ不純物濃度を有し、かつ、同電位を有す
    る第２ゲート電極層を形成する工程と、 前記第１ゲート電極層および前記第２ゲート電極層の両
    側において、前記第５半導体層に不純物を導入して、下
    面が前記第２半導体層にまで延在し、前記第２半導体層
    および前記第４半導体層の不純物濃度よりも高い濃度の
    第２導電型の不純物を含むソース／ドレイン領域層を形
    成する工程と、を備える、横型接合型電界効果トランジ
    スタ。
  69. 【請求項６９】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、前記第１半導体層の不純物濃
    度よりも高い濃度の第２導電型不純物を含む第２半導体
    層を形成する工程と、 前記第２半導体層の所定領域に不純物を導入して、前記
    第２半導体層内に第１導電型の第１不純物注入領域を形
    成する工程と、 前記第２半導体層の上に、第１導電型不純物を含む第３
    半導体層を形成する工程と、 前記第２半導体層と前記第３半導体層とにまたがるよう
    に不純物を導入して、前記第２半導体層の不純物濃度よ
    りも高い第１導電型の不純物濃度を含む第１ゲート電極
    層を形成する工程と、 前記第３半導体層の上に、第２導電型不純物を含む第４
    半導体層を形成する工程と、 前記第４半導体層の所定領域に不純物を導入して、前記
    第４半導体層内に前記第１ゲート電極層とほぼ同じ不純
    物濃度を有し、かつ、同電位を有する第１導電型の第２
    不純物注入領域を形成する工程と、 前記第４半導体層の上に、第１導電型不純物を含む第５
    半導体層を形成する工程と、 前記第５半導体層の所定領域に不純物を導入して、下面
    が前記第４半導体層にまで延在するように設けられ、前
    記第１ゲート電極層とほぼ同じ不純物濃度を有し、か
    つ、同電位を有する第２ゲート電極層を形成する工程
    と、 前記第１ゲート電極層および前記第２ゲート電極層の両
    側において、前記第５半導体層の所定領域に不純物を導
    入して、下面が前記第２半導体層にまで延在するように
    設けられ、前記第２半導体層および第４半導体層の不純
    物濃度よりも高い濃度の第２導電型の不純物を含むソー
    ス／ドレイン領域層を形成する工程と、を備える横型接
    合型電界効果トランジスタの製造方法。
  70. 【請求項７０】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、前記第１半導体層の不純物濃
    度よりも高い濃度の第２導電型不純物を含む第２半導体
    層を形成する工程と、 前記第２半導体層の上に、第１導電型不純物を含む第３
    半導体層を形成する工程と、 前記第３半導体層の上に、第２導電型不純物を含む第４
    半導体層を形成する工程と、 前記第４半導体層の所定領域に不純物を導入し、下面が
    前記第２半導体層にまで延在し、上面が前記第４半導体
    層にまで延在し、前記第２半導体層および前記第４半導
    体層の不純物濃度よりも高い第１導電型の不純物濃度を
    含む第１ゲート電極層を形成する工程と、 前記第４半導体層の上に、第１導電型不純物を含む第５
    半導体層を形成する工程と、 前記第５半導体層の所定領域に不純物を導入し、下面が
    前記第４半導体層にまで延在するように設けられ、前記
    第１ゲート電極層とほぼ同じ不純物濃度を有し、かつ、
    同電位を有する第２ゲート電極層を形成する工程と、 前記第１ゲート電極層および前記第２ゲート電極層の両
    側において、前記第５半導体層の所定領域に不純物を導
    入して、下面が前記第２半導体層にまで延在するように
    設けられ、前記第２半導体層および第４半導体層の不純
    物濃度よりも高い濃度の第２導電型の不純物を含むソー
    ス／ドレイン領域層と、を備える横型接合型電界効果ト
    ランジスタの製造方法。
  71. 【請求項７１】 半導体基板の上に、第１導電型不純物
    を含む第１半導体層を形成する工程と、 前記第１半導体層の上に、前記第１半導体層の不純物濃
    度よりも高い濃度の第２導電型不純物を含む第２半導体
    層を形成する工程と、 前記第２半導体層の上に、第１導電型不純物を含む第３
    半導体層を形成する工程と、 前記第３半導体層の上に、第２導電型不純物を含む第４
    半導体層を形成する工程と、 前記第４半導体層の所定領域に不純物を導入して、下面
    が前記第２半導体層にまで延在し、上面が前記第４半導
    体層にまで延在し、、前記第２半導体層および前記第４
    半導体層の不純物濃度よりも高い不純物濃度を含む第１
    ゲート電極層を形成する工程と、 前記第２半導体層の所定領域に不純物を導入して、前記
    第２半導体層内に、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ同電位を有する第１導電型の第１
    不純物注入領域を形成する工程と、 前記第４半導体層の上に、第１導電型不純物を含む第５
    半導体層を形成する工程と、 前記第５半導体層の所定領域に不純物を導入して、下面
    が前記第４半導体層にまで延在するように設けられ、前
    記第１ゲート電極層とほぼ同じ不純物濃度を有し、か
    つ、同電位を有する第１導電型の第２ゲート電極層を形
    成する工程と、 前記第４半導体層の所定領域に不純物を導入して、前記
    第４半導体層内に、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ同電位を有する第１導電型の第２
    不純物注入領域を形成する工程と、 前記第１ゲート電極層および前記第２ゲート電極層の両
    側において、下面が前記第２半導体層にまで延在するよ
    うに設けられ、前記第２半導体層および第４半導体層の
    不純物濃度よりも高い濃度の第２導電型の不純物を含む
    ソース／ドレイン領域層を形成する工程と、を備える、
    横型接合型電界効果トランジスタの製造方法。
  72. 【請求項７２】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、前記第１半導体層の不純物濃
    度よりも高い濃度の第２導電型不純物を含む第２半導体
    層を形成する工程と、 前記第２半導体層の上に、第１導電型不純物を含む第３
    半導体層を形成する工程と、 前記第３半導体層の上に、第２導電型不純物を含む第４
    半導体層を形成する工程と、 前記第４半導体層の上に、第１導電型不純物を含む第５
    半導体層を形成する工程と、 前記第５半導体層中の所定領域に不純物を導入すること
    により、下面が前記第２半導体層にまで延在するように
    設けられ、前記第２半導体層の不純物濃度よりも高い第
    １導電型の不純物濃度を含み、前記基板の平面方向に沿
    って互いに所定の間隔を隔てて配置される第１ゲート電
    極層および第２ゲート電極層を形成する工程と、 前記第５半導体層中の所定領域に不純物を導入すること
    により、前記第１ゲート電極層および前記第２ゲート電
    極層の配置方向に沿って前記第１ゲート電極層および前
    記第２ゲート電極層を両側から挟みこみ、下面が前記第
    ２半導体層にまで延在するように設けられ、前記第２半
    導体層および第４半導体層の不純物濃度よりも高い濃度
    の第２導電型の不純物を含むソース／ドレイン領域層を
    形成する工程と、を備える横型接合型電界効果トランジ
    スタの製造方法。
  73. 【請求項７３】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、第２導電型不純物を含む半導
    体層を形成する工程と、 前記半導体層中の所定領域に、前記基板の平面方向に沿
    って所定の間隔を隔てて第１導電型不純物を導入するこ
    とにより、第１導電型不純物を含む第２半導体層と第２
    導電型不純物を含む第３半導体層とを形成する工程と、 前記第２半導体層および前記第３半導体層中の所定領域
    に不純物を導入することにより、前記第２半導体層およ
    び前記第３半導体層にまたがるように設けられ、前記第
    １半導体層の不純物濃度よりも高い第１導電型の不純物
    濃度を含むゲート電極層を形成する工程と、 前記第２半導体層および前記第３半導体層の所定領域に
    不純物を導入することにより、前記第２半導体層および
    前記第３半導体層が配置される方向に沿うとともに、前
    記ゲート電極層を挟み込み、前記第３半導体層の不純物
    濃度よりも高い濃度の第２導電型の不純物を含むソース
    ／ドレイン領域層を形成する工程と、を備える横型接合
    型電界効果トランジスタの製造方法。
  74. 【請求項７４】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、第２導電型不純物を含む半導
    体層を形成する工程と、 前記半導体層中の所定領域に、前記基板の平面方向に沿
    って所定の間隔を隔てて第１導電型不純物を導入するこ
    とにより、第１導電型不純物を含む第２半導体層と第２
    導電型不純物を含む第３半導体層とを形成する工程と、 前記第２半導体層および前記第３半導体層中の所定領域
    に不純物を導入することにより、前記第２半導体層およ
    び前記第３半導体層にまたがるように設けられ、前記第
    ３半導体層の不純物濃度よりも高い第１導電型の不純物
    濃度を含むゲート電極層と、前記第３半導体層の中に、
    前記ゲート電極層とほぼ同じ不純物濃度を有し、かつ、
    同電位を有する第１導電型の不純物注入領域とを形成す
    る工程と、 前記第２半導体層および前記第３半導体層の所定領域に
    不純物を導入することにより、前記第２半導体層および
    前記第３半導体層が配置される方向に沿うとともに、前
    記ゲート電極層および不純物注入領域を挟み込み、前記
    第３半導体層の不純物濃度よりも高い濃度の第２導電型
    の不純物を含むソース／ドレイン領域層を形成する工程
    と、を備える横型接合型電界効果トランジスタの製造方
    法。
  75. 【請求項７５】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成する工程と、 前記第１半導体層の上に、第２導電型不純物を含む半導
    体層を形成する工程と、 前記半導体層中の所定領域に、前記基板の平面方向に沿
    って所定の間隔を隔てて第１導電型不純物を導入するこ
    とにより、第１導電型不純物を含む第２半導体層、第２
    導電型不純物を含む第３半導体層、および、第１導電型
    不純物を含む第４半導体層を形成する工程と、 前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層中の所定領域に不純物を導入することによ
    り、前記第２半導体層および前記第３半導体層にまたが
    るように設けられ、前記第３半導体層の不純物濃度より
    も高い第１導電型の不純物濃度を含む第１ゲート電極層
    と、前記第３半導体層および前記第４半導体層にまたが
    るように設けられ、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ同電位を有する第１導電型の第２
    ゲート電極層とを形成する工程と、 前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層の所定領域に不純物を導入することにより、
    前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層が配置される方向に沿うとともに、前記１ゲ
    ート電極層および前記第２ゲート電極層を挟み込み、前
    記第３半導体層の不純物濃度よりも高い濃度の第２導電
    型の不純物を含むソース／ドレイン領域層を形成する工
    程と、を備える横型接合型電界効果トランジスタの製造
    方法。
  76. 【請求項７６】 半導体基板上に、第１導電型不純物を
    含む第１半導体層を形成すると、 前記第１半導体層の上に、第２導電型不純物を含む半導
    体層を形成する工程と、 前記半導体層中の所定領域に、前記基板の平面方向に沿
    って所定の間隔を隔てて第１導電型不純物を導入するこ
    とにより、第１導電型不純物を含む第２半導体層、第２
    導電型不純物を含む第３半導体層、および、第１導電型
    不純物を含む第４半導体層を形成する工程と、 前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層中の所定領域に不純物を導入することによ
    り、前記第２半導体層および前記第３半導体層にまたが
    るように設けられ、前記第３半導体層の不純物濃度より
    も高い第１導電型の不純物濃度を含む第１ゲート電極層
    と、前記第３半導体層および前記第４半導体層にまたが
    るように設けられ、前記第１ゲート電極層とほぼ同じ不
    純物濃度を有し、かつ同電位を有する第１導電型の第２
    ゲート電極層と、前記第１ゲート電極層および前記第２
    ゲート電極層に挟まれた前記第３半導体層に、前記第１
    ゲート電極層とほぼ同じ不純物濃度を有し、かつ同電位
    を有する第１導電型の不純物注入領域とを形成する工程
    と、 前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層の所定領域に不純物を導入することにより、
    前記第２半導体層、前記第３半導体層、および、前記第
    ４半導体層が配置される方向に沿うとともに、前記１ゲ
    ート電極層、前記第２ゲート電極層および不純物注入領
    域を挟み込み、前記第３半導体層の不純物濃度よりも高
    い濃度の第２導電型の不純物を含むソース／ドレイン領
    域層を形成する工程と、を備える横型接合型電界効果ト
    ランジスタの製造方法。
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