JP2000101065A

JP2000101065A - 半導体素子

Info

Publication number: JP2000101065A
Application number: JP10272631A
Authority: JP
Inventors: Mitsuru Hanakura; 満花倉
Original assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Current assignee: Meidensha Corp; Meidensha Electric Manufacturing Co Ltd
Priority date: 1998-09-28
Filing date: 1998-09-28
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】高い面積利用率で、高圧大容量素子を作製す
る。【解決手段】ｎ型ベース層１の上面側には、比較的高
濃度のｎ⁺型層９がエピタキシャル成長により形成され
る。そのｎ⁺型層９に対してｐ型不純物を拡散させて、
後述する第１ｐ型ゲート層４ａが形成される。なお、前
記ｐ型不純物の拡散において、ｎ⁺型層９に対して拡散
される際の横方向および深さ方向の拡散速さは、ｎ⁺型
層９が比較的高濃度であるため、従来技術による拡散速
さと比較して、抑制される。そして、前記ｎ⁺型層９に
対するｐ型不純物の拡散が進行し、そのｐ型不純物がｎ
型ベース層１に到達すると、前記ｐ型不純物の拡散速さ
は速くなり、従来拡散速さと同等の速さになる。その結
果、ｎ⁺型層９には第１ｐ型ゲート層４ａ、ｎ型ベース
層１には第２ｐ型ゲート層４ｂが、それぞれ比較的狭
く、且つ深く形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、主に電力分野に用
いられる静電誘導サイリスタ等の半導体素子に関するも
のである。

【０００２】

【従来の技術】自己消弧型の半導体デバイスは、電力変
換が容易で種々の応用機器に使用されているが、電気エ
ネルギーを高効率利用するために高速動作が可能で低損
失なデバイスの開発が行われている。

【０００３】半導体デバイスのうち静電誘導サイリスタ
(以下、ＳＩサイリスタと称する)は、高電圧・大電流領
域において高速動作が可能な次世代の電力用半導体デバ
イスとして注目されている。ＳＩサイリスタを電力分野
へ適用させるためには、現在ゲート・ターンオフ・サイ
リスタ(以下、ＧＴＯと称する)では達成されているピー
ク繰り返しオフ電圧が４５００Ｖ、繰り返し可制御電流
が３０００Ａクラス以上のデバイスの出現が要望されて
いる。

【０００４】図１１は、一般的に知られている表面ゲー
ト型ＳＩサイリスタの概略構造図を示すものである。図
１１において、符号１は半導体基板(ｎ型半導体基板)で
あるｎ型半導体から成るベース層(ｎ型高比抵抗領域；
以下、ｎ型ベース層と称する)を示すものであり、その
ｎ型ベース層１の一方の主面側(以下、下面側と称する)
にはアノード領域であるｐ型半導体から成るエミッタ層
(以下、ｐ型エミッタ層と称する)２が形成される。

【０００５】前記ｎ型ベース層１の他方の主面側(以
下、上面側と称する)には、カソード領域であるｎ型半
導体から成るエミッタ層(以下、ｎ型エミッタ層と称す
る)３が複数個それぞれ所定の間隔を隔てて形成され
る。符号４ｈは、ゲート領域であるｐ型半導体から成る
ゲート層(以下、ｐ型ゲート層と称する)を示すものであ
り、そのｐ型ゲート層４ｈは前記の各ｎ型エミッタ層３
の間で、それら各ｎ型エミッタ層３と所定の間隔を隔て
て不純物拡散により選択的にそれぞれ形成される。

【０００６】前記ｐ型エミッタ層２の表面にはアノード
電極５、前記の各ｎ型エミッタ層３の表面にはカソード
電極６、前記の各ｐ型ゲート層４ｈの表面にはゲート電
極(金属ゲート電極)７がそれぞれ設けられる。図１１に
示したように構成された表面ゲート型ＳＩサイリスタ
は、ゲート領域における表面の大部分に対してゲート電
極が設けられるため、ゲート領域における引き出し抵抗
が低くなる特徴を有する。

【０００７】図１２は、一般的に知られている埋め込み
ゲート型ＳＩサイリスタの概略構造図を示すものであ
る。なお、図１１に示すものと同様なものには同一符号
を付して、その詳細な説明を省略する。図１２におい
て、符号１ｉは、ｎ型ベース層１の上面側に対してエピ
タキシャル成長により形成されたｎ型ベース層を示すも
のであり、前記ｎ型ベース層１ｉの上面側にはｎ型エミ
ッタ層３ｉが形成される。

【０００８】符号４ｉは、ｎ型ベース層１ｉにより埋め
込むように、不純物拡散により形成されたｐ型ゲート層
(埋め込みゲート)を示すものである。なお、図１２中の
点線部は、ｎ型ベース層１と、そのｎ型ベース層１の上
面側にエピタキシャル成長により形成されたエピタキシ
ャル成長層８(ｎ型ベース層１ｉ，ｎ型エミッタ層３
ｉ，ｐ型ゲート層４ｉの一部)との境界線を示すもので
ある。また、符号６ｉは前記ｎ型エミッタ層３ｉに設け
られるカソード電極、符号７ｉは前記ｐ型ゲート層４ｉ
に設けられるゲート電極を示すものである。

【０００９】図１２に示したように構成された埋め込み
ゲート型ＳＩサイリスタは、カソード領域とゲート領域
との間に間隙を設ける必要がないため、素子の面積利用
率が高くなる。なお、埋め込みゲート型ＳＩサイリスタ
の作製においては、エピタキシャル成長技術が重要であ
り、オートドーピングおよび結晶欠陥が少ないエピタキ
シャル成長を行う必要がある。

【００１０】以上示したように、図１１，１２に示すよ
うなＳＩサイリスタは各々の利点を有するが、大電流素
子を構成する場合には、表面ゲート型ＳＩサイリスタを
形成することが好ましい。この理由として、大電流化に
伴って素子の形状(サイズ)が大きくなってしまうため、
素子全体に対して均一に電流を流す場合には、ゲート抵
抗を低くすることが最も重要であるからである。表面ゲ
ート型ＳＩサイリスタによれば、ゲート電極の厚みを厚
くすることにより、ゲート抵抗を所望の値まで低減する
ことが可能である。

【００１１】一方、埋め込みゲート型ＳＩサイリスタの
場合、ゲート抵抗を低減するには、金属と比較して抵抗
がかなり高い半導体層から成る埋め込みゲート層の抵抗
を低減する方法しかない。また、不純物量を多くするこ
とによりゲート抵抗を低減する場合、その不純物と半導
体基板であるＳｉ(シリコン)とにおけるイオン半径の差
により結晶性が損なわれ、エピタキシャル成長における
品質が著しく損なわれてしまう。

【００１２】ＳＩサイリスタは、他の電力用半導体素子
と比較して変換効率が高い。そのため、高圧大容量のＳ
Ｉサイリスタの実現が可能になれば、エネルギー応用分
野における進歩が期待される。

【００１３】

【発明が解決しようとする課題】しかし、一般的に知ら
れているＳＩサイリスタの場合、高圧化(高耐電圧化)す
ると電流容量が減少してしまう問題があり、その問題に
より高圧大容量化が妨げられている。

【００１４】図１３は、一般的に知られている表面ゲー
ト型ＳＩサイリスタにおけるゲート領域とカソード領域
との間付近の部分拡大図を示すものである。なお、図１
１に示すものと同様なものには同一符号を付して、その
詳細な説明を省略する。図１３に示すように表面ゲート
型ＳＩサイリスタは、通常はｎ型ベース層１に対してゲ
ート領域(ｐ型ゲート層４ｈ)とカソード領域(ｎ型エミ
ッタ層３)とが所定の間隔を隔てて交互に配列(櫛形状)
するように形成される。

【００１５】そのため、前記ｐ型ゲート層４ｈとｎ型エ
ミッタ層３とにおける能動領域の面積利用率Ｕは、近似
的に下記の数式で示すことができる。なお、下記の数式
におけるａはｎ型エミッタ層３の幅、ｂは前記ｐ型ゲー
ト層４ｈとｎ型エミッタ層３との間の距離、ｙはｐ型ゲ
ート層４ｈ表面の幅を示すものである。

【００１６】Ｕ＝ａ／(ｙ＋ａ＋２ｂ) …… (１) ここで、前記(１)式におけるａ，ｂの値は、静電誘導効
果およびパターン精度の制約を考慮すると、殆ど一定で
ある。前記(１)式におけるｙは、高耐圧化に伴って変化
するパラメータであるため、前記ｐ型ゲート層４ｈの深
さ(拡散深さ)をｘとすると、前記ｙは下記の数式で表す
ことができる。なお、下記の数式における係数「０．
８」は拡散深さに対する横方向拡散の割合を示すもので
あり、ｃはｐ型ゲート層４ｈにおける最小パターニング
を示すものである。

【００１７】ｙ＝０．８ × ２ｘ＋ｃ＝１．６ｘ＋ｃ …… (２) ゆえに、前記(１)，(２)式より、前記面積利用率Ｕは下
記の数式で示すことができる。

【００１８】Ｕ＝ａ／(ａ＋２ｂ＋ｃ＋１．６ｘ) …… (３) ここで、ａ＝１０(μｍ)，ｂ＝２(μｍ)，ｃ＝２．５
(μｍ)とした場合の前記拡散深さｘは、空乏層の広がり
等の制約を考慮すると、１２００Ｖ級素子の場合は５μ
ｍ、４５００Ｖ級素子の場合は１５μｍ必要になる。そ
のため、前記(３)式から、１２００Ｖ級素子の場合の前
記面積利用率Ｕは４０．８％、４５００Ｖ級素子の場合
の前記面積利用率Ｕは２４．７％となる。

【００１９】前記ＳＩサイリスタは、高耐圧化に伴っ
て、前記(３)式における拡散深さｘの値が増大すると共
に面積利用率Ｕが減少するため、大容量化が困難とな
る。なお、高圧大容量素子として、一般的に用いられて
いるゲートターンオフサイリスタ(以下、ＧＴＯサイリ
スタと称する)における能動領域の面積利用率は、電圧
に関係することなく３０〜５０％である。このことか
ら、ＳＩサイリスタにおける高耐圧化に伴う面積利用率
の低下を防がない限り、高圧大容量のＧＴＯサイリスタ
をＳＩサイリスタで置き換えることは困難である。

【００２０】前記問題を解決する手段として、図１７
(詳細を後述する)に示すようにＳＩサイリスタを構成す
る手段が知られている。

【００２１】図１４〜図１７は、一般的に知られている
従来技術によるＳＩサイリスタの製造工程を示す説明図
である。なお、図１１，１２に示すものと同様なものに
は同一符号を付して、その詳細な説明を省略する。図１
４は、第１ｐ型不純物拡散工程の説明図を示すものであ
り、ｎ型ベース層１の上面側に対して酸化膜を用いて所
望のパターニングした後、そのパターニングされた酸化
膜を介し、前記ｎ型ベース層１の上面側に対しｐ型不純
物を選択的に拡散させて、所望の形状のｐ型ゲート層４
ｉを形成する。

【００２２】図１５は、エピタキシャル成長工程の説明
図を示すものであり、前記ｐ型ゲート層４ｉ表面を覆う
ように、前記ｎ型ベース層１の上面側表面に対してｎ型
エピタキシャル成長によりｎ型ベース層１ｉを形成す
る。その後、図１６の説明図に示す第２ｐ型不純物拡散
工程にて、前記ｎ型ベース層１の下面側に対しｐ型不純
物を拡散させてｐ型アノード層２を形成すると共に、前
記ｎ型ベース層１ｉに対し、前記ｐ型ゲート層４ｉが位
置する部分にｐ型不純物を選択的に拡散させて所望の形
状のｐ型ゲート層４ｈを形成する。

【００２３】なお、前記ｐ型ゲート層４ｈを形成する際
の熱処理により、前記ｐ型ゲート層４ｉがエピタキシャ
ル成長層側に対して拡大分布(再分布)され、前記ｐ型ゲ
ート層４ｈとｐ型ゲート層４ｉとが接するように形成さ
れる。そのため、エピタキシャル成長層８の厚みは、前
記ｐ型ゲート層４ｈとｐ型ゲート層４ｉとが接するよう
に設定されているものとする。

【００２４】図１７は、ｎ型不純物拡散工程の説明図を
示すものであり、前記ｎ型ベース層１ｉの上面側におけ
る前記ｐ型ゲート層４ｈの間にｎ型不純物を拡散させ
て、前記ｐ型ゲート層４ｈと所定の間隔を隔てて複数個
のｎ型エミッタ層３を形成する。そして、前記ｐ型アノ
ード層２，ｎ型エミッタ層３，ｐ型ゲート層４ｈに、そ
れぞれアノード電極５，カソード電極６，ゲート電極７
を設けて、ＳＩサイリスタを構成する。

【００２５】前記図１４〜図１７に示す製造工程を経て
ＳＩサイリスタを構成する場合、良好なエピタキシャル
成長層８を形成することは極めて困難である。エピタキ
シャル成長は、基板表面における結晶情報に基づいて結
晶成長させるものであるため、基板表面の微小な歪みに
より、エピタキシャル成長層８において致命的な積層欠
陥を引き起こすことが多い。

【００２６】また、前記図１４に示した第１ｐ型不純物
拡散工程において、酸化膜のパターニングおよびｐ型不
純物拡散は、基板表面に対して歪みを発生させてしまう
大きな原因となる。ＳＩサイリスタにおける製造工程の
精度等を向上させることによって、エピタキシャル成長
層８に発生する積層欠陥を減少させることは可能である
が、大容量素子において必然的に要求されること、すな
わち大面積にわたって致命的な積層欠陥を皆無にするこ
とは、現実的に不可能である。

【００２７】本発明は、前記課題に基づいて成されたも
のであり、埋め込みゲート層を形成せずに、面積利用率
の高い高耐圧大容量の半導体素子を提供することにあ
る。

【００２８】

【課題を解決するための手段】本発明は、前記課題の解
決を図るために、第１発明はｎ型半導体基板の一方の主
面側にアノード領域としてｐ型アノード層を形成し、そ
の他方の主面側にはカソード領域としてｎ型エミッタ層
を複数個それぞれ所定の間隔を隔てて形成し、前記ｐ型
アノード層とｎ型エミッタ層との間に、電流経路となる
ｎ型高比抵抗領域としてｎ型ベース層を備えると共に、
前記ｎ型エミッタ層を覆うように、且つ前記ｎ型エミッ
タ層と所定の間隔を隔てて、電流のオン・オフ制御を行
うためのゲート領域としてｐ型ゲート層を不純物拡散に
より選択的に形成して構成された静電誘導サイリスタ等
の半導体素子において、前記ｎ型半導体基板のカソード
領域側表面に対して予めエピタキシャル成長により比較
的高濃度のｎ⁺型層を形成することにより、前記ｐ型ゲ
ート層の幅を抑制したことを特徴とする。

【００２９】第２発明は、前記第１発明において、前記
ｎ⁺型層は、それぞれ不純物濃度の異なる多層構造から
成り、それら各ｎ⁺型層の不純物濃度は半導体素子表面
に近づくにつれて高くしたことを特徴とする。

【００３０】第３発明は、前記第１発明において、前記
ｎ⁺型層は、不純物拡散により形成したことを特徴とす
る。

【００３１】第４発明は、前記第３発明において、前記
ｎ⁺型層は、前記ｎ型半導体基板のカソード領域側に対
してｎ型不純物のデポジションをイオン注入し、熱処理
して所定の厚さで形成したことを特徴とする。

【００３２】第５発明は、前記第１〜４発明において、
前記ｎ⁺型層に対して所望の形状のトレンチ溝を複数個
形成し、その各トレンチ溝に対してｐ型不純物を拡散さ
せてｐ型ゲート層を形成したことを特徴とする。

【００３３】第６発明は、前記第１〜５発明において、
前記ｎ型エミッタ層とｐ型ゲート層との間に、前記ｎ型
エミッタ層を覆うように比較的低濃度のｐ^-型ベース層
を形成して、ノーマリオフ型の特性を示す静電誘導サイ
リスタであることを特徴とする。

【００３４】第７発明は、前記第１〜６発明において、
前記ｎ型ベース層とｐ型アノード層との間に、比較的高
濃度のｎ型バッファ層を形成したことを特徴とする。

【００３５】第８発明は、前記第７発明において、前記
ｎ型ベース層またはｎ型バッファ層とアノード電極とを
短絡させるために、ｎ型短絡層を備えたことを特徴とす
る。

【００３６】第９発明は、静電誘導サイリスタとダイオ
ードとを逆並列に集積して成る逆導通静電誘導サイリス
タにおける静電誘導サイリスタ部に、前記第１〜８発明
の何れかを適用したことを特徴とする。

【００３７】第１０発明は、ｎ型半導体基板の一方の主
面側にｎ型ドレイン領域を形成し、その他方の主面側に
はｎ型ソース領域を複数個それぞれ所定の間隔を隔てて
形成し、前記ｎ型ドレイン領域とｎ型ソース領域との間
に、電流経路となるｎ型高比抵抗領域を備えると共に、
前記ｎ型ソース領域を覆うように、且つ前記ｎ型ソース
領域と所定の間隔を隔てて、電流のオン・オフ制御を行
うためのｐ型ゲート領域を形成して構成された静電誘導
トランジスタ等の半導体素子において、前記ｐ型ゲート
領域に、前記第１〜５発明を適用したことを特徴とす
る。

【００３８】第１１発明は、ｎ型半導体基板の一方の主
面側にｎ型領域を形成し、その他方の主面側にはｐ型領
域を複数個それぞれ所定の間隔を隔てて形成し、前記ｎ
型領域の表面にはカソード電極を設け、前記ｎ型領域の
表面と、前記ｎ型半導体基板の他方の主面側の表面とに
アノード電極を設けて構成される静電誘導ダイオード等
の半導体素子において、前記ｐ型領域に、前記第１〜５
発明を適用したことを特徴とする。

【００３９】第１２発明は、静電誘導サイリスタと静電
誘導ダイオードとを逆並列に集積して成る逆導通完全静
電誘導サイリスタ等の半導体素子において、前記静電誘
導サイリスタ部と静電誘導ダイオードとに前記第１〜８
発明を適用させたことを特徴とする。

【００４０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。なお、図１１〜図１７に示すもの
と同様なものには同一符号を付して、その詳細な説明を
省略する。

【００４１】図１は、本発明の実施の第１形態における
半導体素子の部分断面構造図を示すものである。図１に
おいて、ｎ型ベース層１の上面側には、比較的高濃度の
ｎ型半導体から成る層(以下、ｎ⁺型層と称する)９がエ
ピタキシャル成長により形成される。そのｎ⁺型層９に
対してｐ型不純物を拡散させて、後述する第１ｐ型ゲー
ト層４ａが形成される。なお、前記ｐ型不純物の拡散に
おいて、ｎ⁺型層９に対して拡散される際の横方向およ
び深さ方向の拡散速さは、ｎ⁺型層９が比較的高濃度で
あるため、図１１〜図１７に示した従来技術による不純
物の拡散(以下、従来拡散と称する)速さと比較して、抑
制される。

【００４２】そして、前記ｎ⁺型層９に対するｐ型不純
物の拡散が進行し、そのｐ型不純物がｎ型ベース層１に
到達すると、前記ｐ型不純物の拡散速さは速くなり、従
来拡散速さと同等の速さになる。その結果、図１に示し
たように、ｎ⁺型層９には第１ｐ型ゲート層４ａ、ｎ型
ベース層１には第２ｐ型ゲート層４ｂとが形成される。
なお、前記第１ｐ型ゲート層４ａと第２ｐ型ゲート層４
ｂとは互いに接しているものとする。

【００４３】図１中の一点鎖線部は、前記第１ｐ型ゲー
ト層４ａと第２ｐ型ゲート層４ｂとから成るｐ型ゲート
層(以下、ｐ型ゲート層４ａｂと称する)を形成した際の
熱処理(拡散温度および拡散時間)により、ｎ型ベース層
１に対して形成した場合のｐ型ゲート層４ｈを示すもの
である。図１に示すように、一点鎖線部で示したｐ型ゲ
ート層４ｈと比較して、第１ｐ型ゲート層４ａ表面の幅
は２Δｙ₁狭くすることができ、本実施の第１形態にお
ける面積利用率Ｕ₁は下記の数式で示すことができる。

【００４４】Ｕ₁ ＝ａ／(ａ＋２ｂ＋ｃ＋１．６ｘ − ２Δｙ₁) …… (４) ゆえに、本実施の第１形態によれば、図１７に示したＳ
Ｉサイリスタと比較して、前記(３)式に示した「Ｕ」か
ら前記(４)式に示した「Ｕ₁」を差し引いた分の面積利
用率を改善することができる。面積利用率が改善される
割合を増加させるには、前記ｎ⁺型層９の不純物濃度を
増加させることにより調整することができる。

【００４５】それぞれ同じ熱処理によりｐ型ゲート層４
ａｂとｐ型ゲート層４ｈとを形成した場合、厳密に言え
ば、ｐ型ゲート層４ｈと比較してｐ型ゲート層４ａｂの
深さは若干浅くなってしまう。これは、ｎ型ベース層１
に対してｐ型ゲート層４ｈを形成する際の従来拡散速さ
と比較して、ｎ⁺型層９に対してｐ型ゲート層４ａを形
成する際の拡散速さが遅いために生じる効果であると推
測できる。

【００４６】ｐ型ゲート層４ｈと同じ熱処理でｐ型ゲー
ト層４ａｂを形成し、そのｐ型ゲート層４ａｂの深さを
前記ｐ型ゲート層４ｈの深さと同じに調整するには、そ
の熱処理の時間を増加させることにより調整できる。こ
のように、前記ｐ型ゲート層４ａｂの深さを調整した場
合、前記Δｙ₁の値は若干減少する程度であり、図１７
に示したＳＩサイリスタと比較して面積利用率が増加す
ることに変わりは無い。

【００４７】本実施の第１形態におけるｐ型ゲート層４
ａｂは、そのｐ型ゲート層４ａｂの形状により、ｐ型ゲ
ート層４ｈと比較して大きい静電誘導効果が得られるた
め、前記ｐ型ゲート層４ａｂの深さがｐ型ゲート層４ｈ
と比較して浅い場合でも、所望の耐電圧を達成すること
ができる。

【００４８】ここで、前記静電誘導効果とは、ゲート電
極とカソード電極との間に逆バイアスを印加した場合
に、それぞれ隣接する各ｐ型ゲート層における周囲にお
いて、ｎ型ベース層に対して拡がる各空乏層がそれぞれ
繋がる効果であり、本実施の第１形態におけるｐ型ゲー
ト層４ａｂによれば、比較的深い空乏層においても繋が
り易くなる。また、半導体素子の設計によっては、ｐ型
ゲート層４ａｂを形成する際の熱処理時間を増やす必要
も無く、さらに熱処理時間を減少させることも可能とな
る。

【００４９】図１に示した半導体素子におけるｎ⁺型層
９の上面側には、複数個のｎ型エミッタ層(図示省略)が
それぞれｐ型ゲート層４ａｂと所定の間隔を隔てて形成
されるが、ｎ⁺型層９が比較的高濃度であるため、前記
ｎ型エミッタ層を形成する際における不純物注入効率
は、若干低下してしまう問題がある。しかし、ｎ型エミ
ッタ層から注入されるキャリアの量を抑制して素子のト
レードオフ特性等を改善することができるため、このよ
うなｎ型エミッタ層からのキャリアの注入効率低下は、
半導体素子において利点となる。

【００５０】例えば、従来技術により、不純物濃度が５
×１０¹²ｃｍ^-3であるｎ型シリコン基板を用いて作製さ
れた４５００Ｖ級のＳＩサイリスタの場合、ｐ型ゲート
層の深さｘは１６．５μｍであり、そのｐ型ゲート層表
面の幅ｙは前記(２)式と同様に(２６．４＋ｃ)μｍであ
った。

【００５１】一方、本実施の第１形態のように、ｎ型ベ
ース層の上面側に対して、予めエピタキシャル成長によ
り不純物濃度が５×１０¹⁴ｃｍ^-3のｎ型層(ｎ⁺型層)を
５μｍ形成した後、従来技術と同様の熱処理を行って作
製されたＳＩサイリスタの場合、図１７に示したＳＩサ
イリスタと比較して、ｐ型ゲート層の深さが１６μｍ浅
くなり、その浅く形成されたｐ型ゲート層表面の幅は
５．８μｍ狭くなることを確認できた。

【００５２】以上、ｎ⁺型層の形成において、本実施の
第１形態では、エピタキシャル成長により形成する方法
を示したが、本実施の第１形態によるエピタキシャル成
長は未処理のＳＩ基板に対して直接行うものである。そ
のため、埋め込みゲート型ＳＩサイリスタを形成する際
に用いられ、高濃度の選択拡散が施された基板に対して
行われるエピタキシャル成長と比較して、本実施の第１
形態におけるエピタキシャル成長は品質(品質維持；積
層欠陥等の防止)の面で極めて優れている。

【００５３】本実施の第１形態のように、未処理のＳＩ
基板に対して直接行うエピタキシャル成長によれば、致
命的な積層欠陥が全く無いエピタキシャル成長層を形成
することが容易になり、ＩＧＢＴ基板として工業的にも
広く利用されている。また、本実施の第１形態における
エピタキシャル成長を行わずに、不純物拡散により比較
的高濃度のｎ型層を形成することも可能である。

【００５４】なお、本実施の第１形態におけるエピタキ
シャル成長を行わずに、不純物拡散により比較的高濃度
のｎ型層(ｎ⁺型層)を形成する場合、そのｎ⁺型層をより
均一に形成するために、まずｎ型不純物のデポジション
をイオン注入により行い、しかる後に熱処理を行うこと
により所定の厚さで前記ｎ⁺型層を形成することが好ま
しい。

【００５５】次に、本発明の実施の第２形態を説明す
る。図２は、本発明の実施の第２形態における半導体素
子の部分断面構造図を示すものである。なお、図１に示
すものと同様なものには同一符号を付して、その詳細な
説明を省略する。図２において、符号１０は、ｎ⁺型層
９と比較して高濃度のｎ型半導体から成る層(以下、ｎ
⁺⁺型層と称する)を示すものであり、前記ｎ⁺型層９の上
面側に対しエピタキシャル成長により形成されるもので
ある。

【００５６】前記ｎ⁺⁺型層１０に対してｐ型不純物を拡
散させ、後述する第１ｐ型ゲート層４ｃが形成される。
なお、前記ｐ型不純物の拡散において、ｎ⁺⁺型層１０に
対して拡散される際の横方向および深さ方向の拡散速さ
は、従来拡散速さと比較して、抑制される。その後、前
記ｎ⁺⁺型層１０に対するｐ型不純物の拡散が進行し、そ
のｐ型不純物がｎ⁺型層９に到達すると、そのｐ型不純
物の拡散速さは速くなり、前記第１ｐ型ゲート層４ａに
おける拡散速さと同等の速さになる。

【００５７】そして、前記ｎ⁺⁺型層１０に対するｐ型不
純物の拡散が進行し、そのｐ型不純物がｎ型ベース層１
に到達すると、そのｐ型不純物の拡散速さが更に速くな
り、前記第２ｐ型ゲート層４ｂにおける拡散速さと同等
の速さになる。その結果、図２に示したように、ｎ⁺⁺型
層１０には第１ｐ型ゲート層４ｃ、ｎ⁺型層９には第２
ｐ型ゲート層４ｄ、ｎ型ベース層１には第３ｐ型ゲート
層４ｅがそれぞれ形成される。なお、前記第１ｐ型ゲー
ト層４ｃ，第２ｐ型ゲート層４ｄ，第３ｐ型ゲート層４
ｅは、それぞれ順次接しているものとする。

【００５８】また、図２中の一点鎖線部は、前記第１ｐ
型ゲート層４ｃ，第２ｐ型ゲート層４ｄ，第３ｐ型ゲー
ト層４ｅから成るｐ型ゲート層(以下、ｐ型ゲート層４
ｃｄｅと称する)を形成する際の熱処理(拡散温度および
拡散時間)で、図１４〜図１７に示す製造工程を経てｎ
型ベース層１に対して形成した場合のｐ型ゲート層４ｈ
を示すものである。図２中の二点鎖線部は、前記ｐ型ゲ
ート層４ｃｄｅを形成する際の熱処理(拡散温度および
拡散時間)で、本実施の第１形態によりｎ⁺型層９，ｎ型
ベース層１に対して形成した場合のｐ型ゲート層４ａｂ
を示すものである。図２中の二点鎖線部で示したｐ型ゲ
ート層４ａｂと比較して、ｐ型ゲート層４ｃｄｅ表面の
幅は２Δｙ₂狭くすることができ、本実施の第１形態と
比較して、面積利用率をさらに向上させることができ
る。

【００５９】以上示したように、前記ｎ型ベース層１の
上面側に対して形成する比較的高濃度のｎ型層を多層構
造(本実施の第２形態では２重構造；ｎ⁺型層，ｎ⁺⁺型
層)にすることにより、前記面積利用率を向上させるこ
とが可能であることを確認できた。

【００６０】なお、前記比較的高濃度のｎ型層を１層構
造とすると共に濃度を更に高濃度にした場合において
も、その比較的高濃度のｎ型層に形成されるｐ型ゲート
層表面の幅を狭くして前記面積利用率を向上させること
が可能ではあるが、その比較的高濃度のｎ型層に形成さ
れるｐ型ゲート層の形状が歪になってしまったり、その
ｐ型ゲート層の深さが極端に浅くなってしまう恐れがあ
る。

【００６１】しかし、前記のように１層構造で比較的高
濃度のｎ型層を本実施の第１形態で示したように不純物
拡散により形成する場合には、その比較的高濃度のｎ型
層表面にて濃度勾配のピークを示すため、本実施の第２
形態における多層構造の比較的高濃度のｎ型層と同様の
効果を得ることができる。

【００６２】次に、本発明の実施の第３形態における半
導体素子を説明する。図３は、本発明の実施の第３形態
における半導体素子の部分断面構造図を示すものであ
る。なお、図１，２に示すものと同様なものには同一符
号を付して、その詳細な説明を省略する。図３に示すよ
うに、ｎ型ベース層１の上面側に対してエピタキシャル
成長によりｎ⁺型層９を形成した後、後述する第１ｐ型
ゲート層４ｆ，第２ｐ型ゲート層４ｇが位置する部分
で、前記ｎ⁺型層９およびｎ型ベース層１の上面側に対
して、所望の形状のトレンチ溝１１が掘って(エッチン
グ等により)形成される。

【００６３】前記トレンチ溝１１に対してｐ型不純物を
拡散させることにより、前記ｎ⁺型層９における前記ト
レンチ溝１１の周囲に対して第１ｐ型ゲート層４ｆが形
成され、前記ｎ型ベース層１における前記トレンチ溝１
１の周囲に対して第２ｐ型ゲート層４ｇが形成される。

【００６４】例えば、単に前記トレンチ溝１１を従来技
術に適用してｎ型ベース層１にｐ型不純物を拡散させて
ｐ型ゲート層４１を形成した場合(図中の点線部)でも、
そのｐ型ゲート層４１表面の幅は、そのｐ型ゲート層４
１と同じ熱処理により形成したｐ型ゲート層４ｈ(図中
の一点鎖線部)の幅と比較して２Δｙ₄狭くすることがで
き、面積利用率を向上させることができる。

【００６５】そして、トレンチ溝１１の周囲に対してｐ
型不純物を拡散させて形成した第１ｐ型ゲート層４ｆ，
第２ｐ型ゲート層４ｇとから成るｐ型ゲート層(以下、
ｐ型ゲート層４ｆｇと称する)の場合、短い熱処理時間
で深く形成することができるため、そのｐ型ゲート層４
ｆｇ表面の幅は、前記ｐ型ゲート層４１表面の幅と比較
してさらに２Δｙ₃狭くすることができ、面積利用率が
さらに向上することを確認できた。

【００６６】ゆえに、本実施の第３形態により、従来技
術と比較して、半導体素子の面積利用率をより向上させ
ることが可能であることを確認できた。

【００６７】次に、本発明の実施の第４形態における半
導体素子を説明する。本発明の実施の第４形態では、種
々のＳＩサイリスタで本実施の第１形態を適用した場合
を図４〜７に基づいて以下に説明する。なお、図１〜３
に示すものと同様なものには同一符号を付して、その詳
細な説明を省略する。

【００６８】図４は、本実施の第１形態を適用し、ゲー
ト領域に対して逆バイアスを印加しない状態で素子がオ
ン状態になる、ノーマリオン型のＳＩサイリスタにおけ
る概略構成図を示すものである。図４に示すように、ｎ
型ベース層１の上面側に対してエピタキシャル成長によ
りｎ⁺型層９を形成し、そのｎ⁺型層９の上面側にｎ型不
純物を拡散させて、複数個のｎ型エミッタ層３をそれぞ
れ所定の間隔を隔てて形成する。

【００６９】前記の各ｎ型エミッタ層３と所定の間隔を
隔てて、前記ｎ⁺型層９に対してｐ型不純物を拡散させ
て第１ｐ型ゲート層４ａを形成する。さらに、前記第１
ｐ型ゲート層４ａにおける拡散を進行させ、そのｐ型不
純物をｎ型ベース層１に対しても拡散させることによ
り、前記第１ｐ型ゲート層４ａの下方に位置する部分に
対して、第２ｐ型ゲート層４ｂを形成する。

【００７０】そして、ｐ型エミッタ層２，ｎ型エミッタ
層３，第１ｐ型ゲート層４ａにおける各々の表面に対し
て、それぞれアノード電極５，カソード電極６，ゲート
電極７を設けてノーマリオン型のＳＩサイリスタが構成
される。

【００７１】図５は、本実施の第１形態を適用し、ゲー
ト領域に対して逆バイアスを印加しない状態でオフ状態
になるノーマリオフ型のＳＩサイリスタにおける概略構
成図を示すものである。図５に示すように、ｎ型ベース
層１の上面側に対してエピタキシャル成長によりｎ⁺型
層９を形成し、そのｎ⁺型層９の上面側に対して比較的
低濃度のｐ型半導体から成る拡散層(ｐ^-型ベース領域；
以下、ｐ^-型層と称する)１２を形成する。

【００７２】そして、前記図４に示したノーマリオン型
のＳＩサイリスタと同様に、ｐ型エミッタ層２，ｎ型エ
ミッタ層３，第１ｐ型ゲート層４ａ，第２ｐ型ゲート層
４ｂをそれぞれ形成し、アノード電極５，カソード電極
６，ゲート電極７をそれぞれ設けて、ノーマリオフ型の
ＳＩサイリスタが構成される。

【００７３】図６は、本実施の第１形態を適用し、高耐
圧の素子の場合においてもベース厚みの増加を抑えるこ
とが可能なパンチスルー型のＳＩサイリスタの概略構成
図を示すものである。図６に示すように、ｎ型ベース層
１とｐ型エミッタ層２との間に、比較的高濃度のｎ型半
導体から成るバッファ層(以下、ｎ⁺型バッファ層と称す
る)１３を形成し、前記図４に示したノーマリオン型の
ＳＩサイリスタと同様に、ｐ型エミッタ層２，ｎ型エミ
ッタ層３，第１ｐ型ゲート層４ａ，第２ｐ型ゲート層４
ｂをそれぞれ形成し、アノード電極５，カソード電極
６，ゲート電極７をそれぞれ設けて、パンチスルー型の
ＳＩサイリスタが構成される。

【００７４】前記のようにパンチスルー型のＳＩサイリ
スタを構成することにより、耐圧印加時において、ｎ型
ベース層に対して拡がる空乏層がｐ型エミッタ層に達し
ないようにすることができるため、前記ｎ型ベース層が
薄い場合でも高耐圧を達成することが可能となる。

【００７５】図７は、本実施の第１形態を適用して、タ
ーンオフ損失を低減することが可能なアノードショート
型のＳＩサイリスタの概略構成図を示すものである。図
７に示すように、ｎ型ベース層１の下面側およびｐ型エ
ミッタ層２に対してｎ型不純物を拡散させて、ｎ型半導
体から成るショート層(以下、ｎ型ショート層と称する)
１４を複数個それぞれ所定の間隔を隔てて形成し、前記
図４に示したノーマリオン型のＳＩサイリスタと同様
に、ｐ型エミッタ層２，ｎ型エミッタ層３，第１ｐ型ゲ
ート層４ａ，第２ｐ型ゲート層４ｂをそれぞれ形成し、
アノード電極５，カソード電極６，ゲート電極７をそれ
ぞれ設けて、アノードショート型のＳＩサイリスタが構
成される。前記のように構成されたアノードショート型
のＳＩサイリスタは、ｎ型ベース層とｐ型エミッタ層と
がアノード電極により短絡される。

【００７６】以上、本実施の第４形態により、本実施の
第１形態を適用した種々のＳＩサイリスタを説明した
が、図４〜７に示した種々のＳＩサイリスタを組み合わ
せた構造、例えばパンチスルー型とアノードショート型
とを組み合わせたＳＩサイリスタにおいても、本実施の
第１形態を適用することが可能である。

【００７７】なお、本実施の第４形態では、種々のＳＩ
サイリスタにおいて本実施の第１形態を適用したが、そ
れら種々のＳＩサイリスタに本実施の第２，３形態を適
用することも可能である。

【００７８】次に、本発明の実施の第５形態における半
導体素子を説明する。図８は、ＳＩサイリスタとダイオ
ードとを逆並列に集積して成る逆導通静電誘導サイリス
タ(以下、逆導通ＳＩサイリスタと称する)で、その逆導
通ＳＩサイリスタのサイリスタ部(詳細を後述する)に本
実施の第１形態を適用した場合の概略構成図である。

【００７９】図８に示すように、逆導通ＳＩサイリスタ
は、ＳＩサイリスタ部Ａ、ダイオード部Ｂ、前記ＳＩサ
イリスタ部Ａとダイオード部Ｂとを分離するための分離
部Ｃから成る。まず、ｎ型ベース層１の下面側におい
て、ＳＩサイリスタ部Ａが位置する部分に対してはｐ型
不純物を拡散させてｐ型エミッタ層２を形成し、ダイオ
ード部Ｂが位置する部分に対してはｎ型不純物を拡散さ
せてｎ⁺型層１５を形成する。

【００８０】前記ｎ型ベース層１の上面側に形成される
ｎ⁺型層９において、前記ＳＩサイリスタ部Ａが位置す
る部分には前記図４に示したＳＩサイリスタと同様にｎ
型エミッタ層３，第１ｐ型ゲート層４ａを形成し、前記
ダイオード部Ｂが位置する部分にはｐ型不純物を拡散さ
せて第１ｐ型アノード層１６ａを形成する。前記第１ｐ
型ゲート層４ａ，第１ｐ型アノード層１６ａは、同じ熱
処理により同時に形成される。

【００８１】その後、前記第１ｐ型ゲート層４ａ，第１
ｐ型アノード層１６ａにおける熱処理を進行させて、第
１ｐ型ゲート層４ａの下方に位置するｎ型ベース層１に
対しては第２ｐ型ゲート層４ｂ、第１ｐ型アノード層１
６ａの下方に位置するｎ型ベース層１に対しては第２ｐ
型アノード層１６ｂを形成する。そして、ｎ型エミッタ
層３，第１ｐ型ゲート層４ａにはそれぞれカソード電極
６，ゲート電極７、前記第１ｐ型アノード層１６ａには
アノード電極１７を設ける。符号１８は、ＳＩサイリス
タ部Ａのアノード電極と、ダイオード部Ｂのカソード電
極とを兼ねた共通電極を示すものである。

【００８２】図８に示したように、逆導通ＳＩサイリス
タのダイオード部におけるｐ型アノード層が細分化され
ていない(幅の広い単独の拡散層；一層構造)ことによ
り、ｐ型アノード層表面の幅が多少狭く(数μｍの範囲)
なった場合においても、素子の特性が影響を受けること
は無い。

【００８３】次に、本発明の実施の第６形態における半
導体素子を説明する。図９は、本実施の第１形態を適用
した、ＳＩサイリスタと同様の静電誘導素子である静電
誘導トランジスタの概略構成図を示すものである。図９
において、ｎ型ベース層１９の下面側には、ｎ型不純物
を拡散させて、比較的高濃度のｎ型半導体から成るドレ
イン層(以下、ｎ⁺型ドレイン層と称する)２０が形成さ
れる。前記ｎ型ベース層１９の上面側には、エピタキシ
ャル成長等により、前記ｎ型ベース層１９と比較して高
濃度のｎ⁺型層２１が形成される。

【００８４】前記ｎ⁺型層２１の上面側には、ｎ型不純
物を拡散させて比較的高濃度のｎ型半導体から成るソー
ス層(ソース領域；以下、ｎ⁺型ソース層と称する)２２
を複数個それぞれ所定の間隔を隔てて形成すると共に、
ｐ型不純物を拡散させて前記の各ｎ型ソース層２２と所
定の間隔を隔てて第１ｐ型ゲート層２３ａを形成する。

【００８５】その後、前記第１ｐ型ゲート層２３ａにお
ける熱処理を進行させて、前記ｎ型ベース層１９におけ
る前記第１ｐ型ゲート層２３ａの下方に位置する部分に
第２ｐ型ゲート層２３ｂを形成する。そして、前記ｎ⁺
型ドレイン層２０，ｎ⁺型ソース層２２，第１ｐ型ゲー
ト層２３ａに対して、それぞれドレイン電極２４，ソー
ス電極２５，ゲート電極２６を設けて静電誘導トランジ
スタが構成される。

【００８６】図９に示したように静電誘導トランジスタ
を構成することにより、前記図４〜７に示したＳＩサイ
リスタと同様に、ソース領域における面積利用率を向上
させることが可能となる。

【００８７】次に、本発明の実施の第７形態における半
導体素子を説明する。図１０は、本実施の第１形態を適
用した、ＳＩサイリスタと同様の静電誘導素子である静
電誘導ダイオードの概略構成図を示すものである。図１
０において、半導体基板であるｎ型層２７の下面側に対
してｎ型不純物を拡散させてｎ⁺型層２８を形成する。
前記ｎ型層２７の上面側には、エピタキシャル成長によ
り前記ｎ型層２７と比較して高濃度のｎ⁺型層２９を形
成する。

【００８８】前記ｎ⁺型層２９に対してｐ型不純物を拡
散させて、ｐ型半導体から成る第１拡散層(以下、第１
ｐ型層と称する)３０ａを所望の形状で形成する。前記
第１ｐ型層３０ａの熱処理を進行させて、前記ｎ型層２
７の上面側における前記第１ｐ型層３０ａの下方に位置
する部分に第２ｐ型拡散層(以下、第２ｐ型層と称する)
３０ｂを形成する。そして、前記ｎ⁺型層２８，第１ｐ
型層３０ａに対して、それぞれカソード電極３１，アノ
ード電極３２を設けて静電誘導ダイオードが構成され
る。

【００８９】静電誘導ダイオードは、優れた逆回復特性
を有することで知られているが、図１０に示すように、
アノード電極３２によりｎ型層２７とｐ型層(第１ｐ型
層３０ａ，第２ｐ型層３０ｂ)とが短絡されている構造
であるため、設計耐圧を達成することが困難である。こ
の問題を解決する手段として、埋め込みｐ型層を形成し
て静電誘導効果を強め、設計耐圧を達成させる手段が知
られているが、本実施の第７形態によれば、前記の埋め
込みｐ型層を形成する必要なく、同様の効果を達成させ
ることが可能となる。

【００９０】図１０に示した静電誘導ダイオードの他
に、その静電誘導ダイオードとＳＩサイリスタとを逆並
列に集積して成る逆導通完全静電誘導サイリスタにおい
ても、ＳＩサイリスタ部におけるゲート部と、ダイオー
ド部における複数個に分割されたｐ型層と共に、本実施
の第７形態を適用することにより、面積利用率の高いＳ
Ｉサイリスタと逆回復特性に優れた高耐圧逆導通完全静
電誘導サイリスタを得ることができる。

【００９１】なお、本実施の第５〜第７形態における半
導体素子では、本実施の第１形態を適用したが、本実施
の第２〜第３形態を適用した場合においても、本実施の
第５〜第７形態に示した効果が得られることは明らかで
ある。

【００９２】

【発明の効果】以上示したように本発明によれば、ＳＩ
サイリスタ等の静電誘導素子において、その素子を高耐
圧化する際に面積利用率が減少しないため、高い面積利
用率で高圧大容量素子を作製することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態における半導体素子の
一部分の断面構造図。

【図２】本発明の実施の第２形態における半導体素子の
一部分の断面構造図。

【図３】本発明の実施の第３形態における半導体素子の
一部分の断面構造図。

【図４】本発明の実施の第４形態におけるノーマリオン
型ＳＩサイリスタの概略構成図。

【図５】本発明の実施の第４形態におけるノーマリオフ
型ＳＩサイリスタの概略構成図。

【図６】本発明の実施の第４形態におけるパンチスルー
型ＳＩサイリスタの概略構成図。

【図７】本発明の実施の第４形態におけるアノードショ
ート型ＳＩサイリスタの概略構成図。

【図８】本発明の実施の第５形態における半導体素子の
概略構成図。

【図９】本発明の実施の第６形態における半導体素子の
概略構成図。

【図１０】本発明の実施の第７形態における半導体素子
の概略構成図。

【図１１】一般的に知られている表面ゲート型ＳＩサイ
リスタの概略構成図。

【図１２】一般的に知られている埋め込みゲート型ＳＩ
サイリスタの概略構成図。

【図１３】図１１の表面ゲート型ＳＩサイリスタの部分
拡大図。

【図１４】第１ｐ型不純物拡散工程の説明図。

【図１５】エピタキシャル成長工程の説明図。

【図１６】第２ｐ型不純物拡散工程の説明図。

【図１７】ｎ型不純物拡散工程の説明図。

【符号の説明】

１，１９…ｎ型ベース層２…ｐ型アノード層３…ｎ型エミッタ層４ａ〜４ｉ，４ａｂ，２３ａ，２３ｂ，４１…ｐ型ゲー
ト層５，１７，３２…アノード電極６，３１…カソード電極７，２６…ゲート電極８…エピタキシャル成長層９，１５，２１，２８，２９…ｎ⁺型層１０…ｎ⁺⁺型層１１…トレンチ溝１２…ｐ^-型層１３…ｎ⁺型バッファ層１４…ｎ型ショート層１６ａ，１６ｂ…ｐ型アノード層１８…共通電極１９，２７…ｎ型層２０…ｎ型ドレイン層２２…ｎ型ソース層２４…ドレイン電極２５…ソース電極３０ａ，３０ｂ…ｐ型層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/91 Ｄ

Claims

【特許請求の範囲】

【請求項１】ｎ型半導体基板の一方の主面側にアノー
ド領域としてｐ型アノード層を形成し、その他方の主面
側にはカソード領域としてｎ型エミッタ層を複数個それ
ぞれ所定の間隔を隔てて形成し、前記ｐ型アノード層とｎ型エミッタ層との間に、電流経
路となるｎ型高比抵抗領域としてｎ型ベース層を備える
と共に、前記ｎ型エミッタ層を覆うように、且つ前記ｎ
型エミッタ層と所定の間隔を隔てて、電流のオン・オフ
制御を行うためのゲート領域としてｐ型ゲート層を不純
物拡散により選択的に形成して構成された静電誘導サイ
リスタ等の半導体素子において、前記ｎ型半導体基板のカソード領域側表面に対して予め
エピタキシャル成長により比較的高濃度のｎ⁺型層を形
成することにより、前記ｐ型ゲート層の幅を抑制したこ
とを特徴とする半導体素子。
【請求項２】前記ｎ⁺型層は、それぞれ不純物濃度の
異なる多層構造から成り、それら各ｎ⁺型層の不純物濃
度は半導体素子表面に近づくにつれて高くしたことを特
徴とする請求項１記載の半導体素子。
【請求項３】前記ｎ⁺型層は、不純物拡散により形成
したことを特徴とする請求項１記載の半導体素子。
【請求項４】前記ｎ⁺型層は、前記ｎ型半導体基板の
カソード領域側に対してｎ型不純物のデポジションをイ
オン注入し、熱処理して所定の厚さで形成したことを特
徴とする請求項３記載の半導体素子。
【請求項５】前記ｎ⁺型層に対して所望の形状のトレ
ンチ溝を複数個形成し、その各トレンチ溝に対してｐ型
不純物を拡散させてｐ型ゲート層を形成したことを特徴
とする請求項１〜４記載の半導体素子。
【請求項６】前記ｎ型エミッタ層とｐ型ゲート層との
間に、前記ｎ型エミッタ層を覆うように比較的低濃度の
ｐ^-型ベース層を形成して、ノーマリオフ型の特性を示
す静電誘導サイリスタであることを特徴とする請求項１
〜５記載の半導体素子。
【請求項７】前記ｎ型ベース層とｐ型アノード層との
間に、比較的高濃度のｎ型バッファ層を形成したことを
特徴とする請求項１〜６記載の半導体素子。
【請求項８】前記ｎ型ベース層またはｎ型バッファ層
とアノード電極とを短絡させるために、ｎ型短絡層を備
えたことを特徴とする請求項７記載の半導体素子。
【請求項９】静電誘導サイリスタとダイオードとを逆
並列に集積して成る逆導通静電誘導サイリスタにおける
静電誘導サイリスタ部に、請求項１〜８の何れかを適用
したことを特徴とする半導体素子。
【請求項１０】ｎ型半導体基板の一方の主面側にｎ型
ドレイン領域を形成し、その他方の主面側にはｎ型ソー
ス領域を複数個それぞれ所定の間隔を隔てて形成し、前
記ｎ型ドレイン領域とｎ型ソース領域との間に、電流経
路となるｎ型高比抵抗領域を備えると共に、前記ｎ型ソ
ース領域を覆うように、且つ前記ｎ型ソース領域と所定
の間隔を隔てて、電流のオン・オフ制御を行うためのｐ
型ゲート領域を形成して構成された静電誘導トランジス
タ等の半導体素子において、前記ｐ型ゲート領域に、請求項１〜５を適用したことを
特徴とする半導体素子。
【請求項１１】ｎ型半導体基板の一方の主面側にｎ型
領域を形成し、その他方の主面側にはｐ型領域を複数個
それぞれ所定の間隔を隔てて形成し、前記ｎ型領域の表
面にはカソード電極を設け、前記ｎ型領域の表面と、前
記ｎ型半導体基板の他方の主面側の表面とにアノード電
極を設けて構成される静電誘導ダイオード等の半導体素
子において、前記ｐ型領域に、請求項１〜５を適用したことを特徴と
する半導体素子。
【請求項１２】静電誘導サイリスタと静電誘導ダイオ
ードとを逆並列に集積して成る逆導通完全静電誘導サイ
リスタ等の半導体素子において、前記静電誘導サイリスタ部と静電誘導ダイオードとに請
求項１〜８を適用したことを特徴とする半導体素子。