TWI553868B - 半導體裝置與其形成方法 - Google Patents

Description

半導體裝置與其形成方法

本發明係關於半導體裝置，更特別關於具有多重掺雜區之功率裝置與其製作方法。

高電壓應用之功率半導體裝置通常採用垂直雙擴散金氧半場效電晶體(VDMOSFET)或橫向擴散金氧半場效電晶體(LDMOSFET)。為了增加高電壓半導體裝置的崩潰電壓，通常採用的方法如下：降低深井區(或本技術領域中的漂移區)的掺雜濃度、增加漂移區的深度、或增加閘極下之隔離結構(或本技術領域中的場氧化層)的長度。

雖然上述方法可增加功率半導體裝置的崩潰電壓，但亦增加電晶體的尺寸或開啟狀態時的電阻，而使半導體裝置的效能降低或面積增加。

如此一來，目前亟需發展半導體裝置以增加崩潰電壓，而不會增加裝置面積或開啟電阻。

本發明一實施例提供之半導體裝置，包括：基板，具有第一導電型。此裝置更包括汲極區、源極區、與井區位於基板中。井區位於源極區與汲極區之間，井區具有第二導電型，且第一導電型與第二導電型相反。此裝置更包括多個掺雜 區位於井區中。掺雜區水平地與垂直地互相偏離。每一掺雜區包括第一導電型之較下部份，與堆疊於較下部份上的第二導電型之較上部份。

本發明一實施例提供之半導體裝置，包括：基板，具有第一導電型；以及磊晶結構，具有第一導電型且位於基板上。此裝置更包括汲極區與源極區位於磊晶結構中；以及井區，位於汲極區與源極區之間。井區位於基板與磊晶結構中，井區具有第二導電型，且第一導電型與第二導電型相反。此裝置更包括第一掺雜區位於基板的井區中；以及第二掺雜區位於磊晶結構的井區中。第一掺雜區與第二掺雜區水平地與垂直地互相偏離。第一掺雜區與第二掺雜區各自包含第一導電型的較下部份，與堆疊於較下部份上的第二導電型的較上部份。

本發明一實施例提供之半導體裝置，包括：基板，具有第一導電型；以及多個磊晶層，具有第一導電型並位於基板上。此裝置更包括汲極區與源極區，位於磊晶層的最上層中；以及井區，位於汲極區與源極區之間。井區位於基板與磊晶層中，井區具有第二導電型，且第一導電型與第二導電型相反。此裝置更包括多個掺雜區位於磊晶層中。至少兩個掺雜區水平地與垂直地互相偏離。每一掺雜區包括第一導電型之較下部份，與堆疊於較下部份上的第二導電型之較上部份。

本發明一實施例提供之半導體裝置的形成方法，包括：製備第一導電型的基板，以及形成井區於基板中。井區具有第二導電型，且第二導電型與第一導電型相反。此方法更包括形成遮罩層於基板上。遮罩層包括多個孔洞，且孔洞自遮 罩層之表面向下的深度不同。此方法更包括進行第一佈植穿過遮罩層後進入井區，以形成多個第一掺雜部份。至少兩個第一掺雜部份水平地與垂直地互相偏離。第一掺雜部份具有第一導電型。此方法更包括進行第二佈植穿過遮罩層後進入井區，以形成多個第二掺雜部份。至少兩個第二掺雜部份水平地與垂直地互相偏離。第二掺雜部份具有第二導電型並堆疊於第一掺雜部份上。

本發明一實施例提供之半導體裝置的形成方法，包括：製備第一導電型的基板；以及形成井區於基板中。井區具有第二導電型，且第二導電型與第一導電型相反。此方法更包括形成第一遮罩層於基板上。第一遮罩層包括第一孔洞。此方法更包括進行第一佈植與第二佈植穿過第一遮罩層後進入井區，以形成第一掺雜區。第一掺雜區包括第一導電型的較下部份，與堆疊於較下部份上之第二導電型的較上部份。此方法更包括自基板移除第一遮罩層，以及形成第二遮罩層於基板上。第二遮罩層包括第二孔洞。此方法更包括進行第一佈植與第二佈植穿過第二遮罩層後進入井區，以形成第二掺雜區，且第一掺雜區與第二掺雜區水平地與垂直地互相偏離。第二掺雜區包括第一導電型的較下部份，與堆疊於較下部份上之第二導電型的較上部份。此方法更包括自基板移除第二遮罩層。

本發明一實施例提供之半導體裝置的形成方法，包括：製備第一導電型的基板，以及形成第一井區於基板中。第一井區具有第二導電型，且第二導電型與第一導電型相反。此方法更包括形成第一導電型的第一磊晶層於基板上；以及形 成第二井區於第一磊晶層中。第二井區具有第二導電型。此方法更包括形成第一遮罩層於第一磊晶層上。第一遮罩層包括第一孔洞。此方法更包括進行第一佈植與第二佈植穿過第一遮罩層後進入第二井區，以形成第一掺雜區。第一掺雜區包括第一導電型的較下部份，與堆疊於較下部份上之第二導電型的一較上部份。此方法更包括自第一磊晶層移除第一遮罩，形成第一導電型的第二磊晶層於第一磊晶層上，以及形成第三井區於第二磊晶層中。第三井區具有第二導電型。第一井區、第二井區、與第三井區形成連續井區。此方法更包括形成第二遮罩層於第二磊晶層上。第二遮罩層包括第二孔洞。進行第一佈植與第二佈植穿過第二遮罩層後進入第三井區，以形成第二掺雜區，第一掺雜區與第二掺雜區水平地與垂直地彼此偏離。第二掺雜區包括第一導電型的一較下部份，與堆疊於較下部份上之第二導電型的較上部份。此方法更包括自第二磊晶層移除第二遮罩層。

10、11、12、13‧‧‧半導體裝置

102、900‧‧‧基板

104、904‧‧‧井區

106、906‧‧‧主體區

108、908‧‧‧p型接點區

110、910‧‧‧n型接點區

111、911‧‧‧源極區

112、912‧‧‧汲極區

114、914‧‧‧場絕緣層

116、916‧‧‧閘極結構

118、918‧‧‧閘極絕緣層

120、920‧‧‧導電源極

122、922‧‧‧導電閘極

124、924‧‧‧導電汲極

126、926‧‧‧層間介電層

132、134、136、138、932、934、936‧‧‧掺雜區

132a、134a、136a、138a、932a、934a、936a‧‧‧p型較下部份

132b、134b、136b、138b、932b、934b、936b‧‧‧n型較上部份

150‧‧‧犧牲層

152‧‧‧佈植保護層

160、200、202、204‧‧‧遮罩層

162、173、175、177、179、181、183、185、201、203、205‧‧‧孔洞

172、180‧‧‧第一遮罩層

174、182‧‧‧第二遮罩層

176、184‧‧‧第三遮罩層

178‧‧‧第四遮罩層

90、91、92、93‧‧‧功率半導體裝置

902、902a、902b‧‧‧磊晶層

第1a,1b圖係本發明某些實施例中，功率半導體裝置的圖式。

第2a,2b圖係本發明某些實施例中，功率半導體裝置的圖式。

第3a,3b圖係本發明某些實施例中，功率半導體裝置的圖式。

第4a,4b圖係本發明某些實施例中，功率半導體裝置的圖 式。

第5a至5e圖係本發明某些實施例中，功率半導體裝置之形成方法的圖式。

第6圖係本發明某些實施例中，功率半導體裝置之形成方法的圖式。

第7a至7d圖係本發明某些實施例中，功率半導體裝置之形成方法的圖式。

第8a至8c圖係本發明某些實施例中，功率半導體裝置之其他形成方法的圖式。

第9a圖係本發明某些實施例中，另一功率半導體裝置的圖式。

第9b圖係本發明某些實施例中，另一功率半導體裝置的圖式。

第9c圖係本發明某些實施例中，另一功率半導體裝置的圖式。

第10圖係本發明某些實施例中，另一功率半導體裝置的圖式。

第11a至11h圖係本發明某些實施例中，功率半導體裝置之形成方法的圖式。

以下實施例將搭配圖式詳述如下。

第1圖係功率半導體裝置10之圖式。半導體裝置10為n型裝置，其包含p型半導體的基板102。閘極結構116與場絕緣層114位於基板102上。閘極絕緣層118係位於閘極結構116與 基板102之間。部份閘極絕緣層118延伸覆蓋部份場絕緣層114。此外，p型的主體區106與n型的井區104分別位於基板102中的閘極結構116兩側上。共同作為源極區111之p型接點區108與相鄰的n型接點區110位於主體區106中，且作為汲極區112之n型接點區位於井區104中。

此外，多個掺雜區132、134、136、及138位於源極區111與汲極區112之間的井區104中。掺雜區132包含p型較下部份132a，與堆疊於p型較下部份132a之頂部上的n型較上部份132b。同樣地，掺雜區134、136、138分別具有p型較下部份134a、136a、與138a，以及n型較上部份134b、136b、與138b。可以理解的是，雖然第1圖中為四個掺雜區，但某些實施例之掺雜區數目可多於或少於四。

掺雜區132、134、136、與138排列於井區104中，且至少水平地與垂直地互相偏離。舉例來說，掺雜區132與134水平地與垂直地分隔。此外，雖然掺雜區134與136水平地與垂直地互相偏離，n型較上部份134b接觸p型較下部份136a。另一方面，掺雜區132、134、136、與138自基板102之表面(即第1a圖所示之基板102與場絕緣緣層114之界面)向下的深度，自源極區111至汲極區112之方向遞增。

在某些實施例中，掺雜區132、134、136、與138之深度可取決於井區104之電場分佈輪廓。第1b圖顯示形成掺雜區132、134、136、與138於井區104中之前，第1a圖之井區104的電場分佈輪廓。基於上述電場分佈輪廓，掺雜區132位於井區104中較深且電場較強處，而掺雜區138位於與基板表面較 近且電場較弱處。

此外，導電源極120係電性連接至p型接點區108與n型接點區110。導電汲極124係電性連接至汲極區112。導電閘極122係電性連接至閘極結構116。層間介電層126覆蓋導電源極120、導電閘極122、與導電汲極124。

第2至4圖係本發明某些其他實施例之圖式，並省略與第1圖中類似的部份以簡化說明。第2b、3b、及4b圖分別為半導體裝置11、12、與13，在形成掺雜區132、134、136、與138於井區104中之前的電場分佈輪廓。

在確認電場分佈輪廓後，可依電場分佈輪廓決定掺雜區132、134、136、與138的排列方式。舉例來說，第2圖中的半導體裝置11，其掺雜區132、134、136、與138自基板102之表面向下的深度，自源極區111至汲極區112的方向遞減。上述內容省略與第1a圖類似的部份以簡化說明。

第3圖係另一半導體裝置之圖式，其位於掺雜區132與136之間的掺雜區134具有最大深度，且掺雜區138與基板102的表面相鄰。上述掺雜區的排列方式取決於第3b圖所示之電場分佈輪廓。如第3a與3b圖所示，掺雜區134位於井區104中較深且電場較強處，而掺雜區138位於與基板表面較近且電場較弱處。

第4圖係另一半導體裝置之圖式，其位於掺雜區132與136之間的掺雜區134具有最小深度，且掺雜區138自基板102之表面向下的深度最大。上述掺雜區的排列方式取決於第4b圖所示之電場分佈輪廓。如第4a與4b圖所示，掺雜區138位 於井區104中較深且電場較強處，而掺雜區134位於與基板表面較近且電場較弱處。

可以理解的是，掺雜區之位置與深度並不侷限於上述實施例。此外，可以理解掺雜區之位置與深度可取決於電場分佈輪廓以外的設計參數。

上述結構可增加功率半導體裝置的崩潰電壓，同時降低開啟電阻。此外，由於半導體裝置10、11、12、與13中含有掺雜區132、134、136、與138，可降低裝置的整體尺寸，因此增加單位面積的裝置數目。

下述內容將搭配圖式說明第1a圖之半導體裝置10的形成方法。如第5a圖所示，製備p型半導體的基板102以用於製程。製備基板102的步驟包含清潔或其他處理，以提供適當表面用於後續製程。基板102具有犧牲層150以用於進行佈植。半導體的基板102可為矽基板、絕緣層上矽(SOI)基板、矽鍺基板、或其他合適的半導體基板。舉例來說，犧牲層150可為氧化物、氮化物、或氮氧化物。佈植保護層152如光阻層係形成於犧牲層150上。佈植保護層152經圖案化後，可露出部份區域以進行佈植。接著進行n型佈植至基板102中，以形成井區104。用於井區104之n型佈植其掺雜濃度，高於基板102之掺雜濃度。舉例來說，井區104的掺雜濃度為1e11至1e13原子/cm²，某些實施例之井區104的掺雜濃度為1e11至5e12原子/cm²。在n型佈植基板102後，可進行佈植後步驟如回火及移除犧牲層150與佈植保護層152。

如第5b圖所示，遮罩層160如硬遮罩係形成於基板 102上。遮罩層160可包含氧化物、氮化物、氮氧化物、或其他有機材料。遮罩層160之形成方法可為物理或化學氣相沉積，或其他合適塗佈製程。接著圖案化遮罩層160以形成孔洞162，且孔洞162中至少一者穿過遮罩層160並露出基板102之井區104的表面。此外，將部份孔洞162圖案化以形成階梯狀結構。如第5b圖所示，孔洞自遮罩層160的上表面向下具有不同深度。在另一實施例中，具有孔洞162之遮罩層160可印刷於基板102上。在某些實施例中，與第5a圖之犧牲層150相似之薄犧牲層，可形成於遮罩層160與基板102之間。某些實施例中，在圖案化遮罩層160以形成孔洞162之步驟前，可先確認井區中的電場分佈輪廓。遮罩層160中孔洞162之深度與位置取決於確認後之電場分佈輪廓。

如第5c圖所示，進行p型佈植穿過遮罩層160後至井區104，以同時形成p型較下部份132a、134a、136a、與138a。用以形成p型較下部份132a、134a、136a、與138a的p型佈植能量相同。此外，進行n型佈植穿過遮罩層160後至井區104，以同時形成n型較上部份132b、134b、136b、與138b分別堆疊於p型較下部份132a、134a、136a、與138a的頂部上，以形成掺雜區132、134、136、與138。用以形成n型較上部份132b、134b、136b、與138b的n型佈植能量相同。然而上述佈植並不限於特定順序。在某些實施例中，先進行n型佈植井區104，再進行p型佈植。舉例來說，用以形成p型較下部份132a、134a、136a、與138a的p型佈植能量其掺雜濃度，與用以形成n型較上部份132b、134b、136b、與138b的n型佈植能量其掺雜濃度可為約 1e11至1e13原子/cm²，使掺雜區132、134、136、與138之掺雜濃度高於井區104之掺雜濃度。在某些實施例中，p型較下部份132a、134a、136a、與138a之p型佈植濃度高於井區104之掺雜濃度，而n型較上部份132b、134b、136b、與138b之n型佈植濃度低於井區104的掺雜濃度。

如第5d圖所示，進行p型佈植至基板102以形成主體區106。雖然第5d圖未顯示，但佈植製程可採用第5a圖中的犧牲層150與佈植保護層152，以形成主體區106。主體區之p型佈植的掺雜濃度可為約1e11至1e14原子/cm²。

如第5d圖所示，在形成井區104、主體區106、與掺雜區132、134、136、與138於基板102中後，形成場絕緣層114於基板102的表面上。場絕緣層114可為氧化物、氮化物、或氮氧化物。絕緣層114之形成方法可為氧化及/或氮化基板，或沉積氧化物、氮化物、及/或氮氧化物材料於基板上。如第5d圖所示，場絕緣層114形成於基板102上，並露出基板102、井區104、與主體區106的表面。

如第5d圖所示，形成閘極絕緣層118於基板102上，以覆蓋部份場絕緣層114，以及基板102與主體區106的表面。舉例來說，閘極絕緣層118可為氧化物、氮化物、或氮氧化物。此外，閘極結構116係形成於閘極絕緣層118上。閘極結構116可為多晶矽、金屬、金屬矽化物、或其他導電材料。

如第5e圖所示，包含p型接點區108與相鄰之n型接點區110之源極區111，以及具有n型接點區之汲極區112分別形成於主體區106與井區104中。源極區111與汲極區112之形成方 法可為對應佈植主體區106與井區104。舉例來說，源極區111與汲極區112的掺雜濃度可為約1e11至1e16原子/cm²，而其他實施例之源極區111與汲極區112的掺雜濃度可為約1e14至1e15原子/cm²。之後形成導電源極120以電性連接至p型接點區108與n型接點區110，形成導電汲極124以電性連接至汲極區112，並形成導電閘極122以電性連接至閘極結構116。上述導電電極可依序形成或同時形成。此外，上述導電電極的材料可擇自多晶矽、金屬、金屬矽化物、或其他導電材料。在某些實施例中，導電電極的材料可與閘極結構的材料相同。層間介電層126係沉積於基板102上以覆蓋導電電極。雖然未圖式，但多層內連線可形成於半導體裝置10的基板上。

如第5c圖所示，遮罩層160中的孔洞162可用以同時形成p型較下部份132a、134a、136a、與138a，或同時形成n型較上部份132b、134b、136b、與138b。p型較下部份132a、134a、136a、與138a可水平地與垂直地互相偏離。n型較上部份132b、134b、136b、與138b可水平地與垂直地互相偏離。在某些實施例中，遮罩層160中的孔洞輪廓可依井區104中的掺雜區132、134、136、與138之排列方式調整。以第6圖舉例，另一遮罩層160具有孔洞162，可用以形成掺雜區132、134、136、與138於井區104中。特別的是自遮罩層160之上表面向下深度最大的孔洞162，穿過此孔洞162之佈植所產生的掺雜區134，其自基板102之上表面向下的深度最大。自遮罩層160之上表面向下深度最小的孔洞162，穿過此孔洞162之佈植所產生的掺雜區138，其與基板102之上表面相鄰。

採用單一遮罩層同時形成掺雜區132、134、136、與138之較上部份或較下部份可具有製程優勢，但某些實施例之掺雜區的形成方法並不限於上述方法，而可採用多重遮罩層。以第7a圖為例，在形成具有井區104之基板102後，可塗佈第一遮罩層172於基板上。第一遮罩層172具有孔洞173。經由孔洞173可分別進行p型佈植與n型佈植至井區，以形成p型較下部份138a與n型較上部份138b，且兩者組成掺雜區138。接著移除遮罩層172，再塗佈第二遮罩層174於基板102上如第7b圖所示。

如第7b圖所示，第二遮罩層174具有孔洞175。經由孔洞175分別進行p型與n型佈植至井區，以形成p型較下部份136a與n型較上部份136b，且兩者組成掺雜區136。值得注意的是，井區104中的掺雜區136比掺雜區138深，因此用以形成掺雜區136之佈植能量可高於形成掺雜區138之佈植能量。接著移除第二遮罩層174，並塗佈第三遮罩層176於基板102上如第7c圖所示。

如第7c圖所示，第三遮罩層176具有孔洞177。經由孔洞177分別進行p型與n型佈植至井區，以形成p型較下部份134a與n型較上部份134b，且兩者組成掺雜區134。同樣地，用以形成掺雜區134之佈植能量可高於形成掺雜區136與138之佈植能量。接著移除第三遮罩層176，並塗佈第四遮罩層178於基板102上如第7d圖所示。

如第7d圖所示，第四遮罩層178具有孔洞179。經由孔洞179分別進行p型與n型佈植至井區，以形成p型較下部份 132a與n型較上部份132b，且兩者組成掺雜區132。可重複上述步驟直到依據預定標準形成所有的掺雜區。

採用多個遮罩層形成掺雜區的另一方法如第8a至8c圖所示。如第8a圖所示，在提供具有井區104之基板102後，塗佈第一遮罩層180於基板102上。第一遮罩層180具有孔洞181。經由孔洞181分別進行p型與n型佈植至井區104，以形成p型較下部份138a與n型較上部份138b，且兩者組成掺雜區138。接著移除第一遮罩層180，並塗佈第二遮罩層182於基板102上如第8b圖所示。

如第8b圖所示，第二遮罩層182具有兩個孔洞183。經由孔洞183進行p型佈植至井區104，以形成p型較下部份136a與132a，再經由孔洞183進行n型佈植至井區104，以形成n型較上部份136b與132b。如此一來，可採用單一遮罩層形成兩個掺雜區132與136。值得注意的是，井區104中的掺雜區132與136比掺雜區138深，因此用以形成掺雜區132與136之佈植能量可高於形成掺雜區138之佈植能量。接著移除第二遮罩層182，並塗佈第三遮罩層184於基板102上如第8c圖所示。

如第8c圖所示，第三遮罩層184具有孔洞185。經由孔洞185分別進行p型與n型佈植至井區104，以形成p型較下部份134a與n型較上部份134b，且兩者組成掺雜區134。同樣地，用以形成掺雜區134之佈植能量可高於形成掺雜區132、136與138之佈植能量。

某些實施例與第1至4圖之實施例相同，上述半導體裝置的形成方法可視情況包含其他步驟，比如確認井區中的 電場分佈輪廓，再依電場分佈輪廓決定遮罩層中的孔洞位置與深度。

雖然上述功率半導體裝置為n型，其他實施例之功率半導體裝置可為p型。P型功率半導體裝置的結構可與前述n型功率半導體裝置的結構類似，差異在於p型功率半導體裝置中的材料導電型與n型功率半導體裝置中的材料導電型相反。

第9a圖係本發明之實施例中，另一功率半導體裝置90的圖式。功率半導體裝置90為n型裝置，其具有p型的基板900，與位於基板900上的磊晶層902。閘極結構916與場絕緣層914係位於磊晶層902上。閘極絕緣層918係位於閘極結構916與磊晶層902之間。部份閘極絕緣層918延伸覆蓋部份場絕緣層914。

此外，p型的主體區906係位於磊晶層902中。n型的井區904係位於基板900與磊晶層902中。p型接點區908與相鄰之n型接點區910組成源極區911，其位於主體區906中。n型接點區組成的汲極區912位於磊晶層902中的井區904中。掺雜區932位於基板900之井區904中。掺雜區932包含p型較下部份932a，與堆疊於p型較下部份932a頂部上的n型較上部份932b。此外，掺雜區934位於磊晶層902之井區904中。掺雜區934包含p型較下部份934a，與堆疊於p型較下部份934a頂部上的n型較上部份934b。掺雜區932與934位於源極區911與汲極區912之間。可以理解的是，雖然第9a圖中一掺雜區位於基板900中，且另一掺雜區位於磊晶層902中，但某些實施例之基板900與磊晶層902可各自包含多個掺雜區。如第9b圖所示，功率半導體 裝置91之磊晶層902包含兩個彼此分隔的掺雜區934與936。

此外，導電源極920電性連接至p型接點區908與n型接點區910。導電汲極924電性連接至n型接點區組成的汲極區912。導電閘極922電性連接至閘極結構916。層間介電層926覆蓋導電源極920、導電閘極922、與導電汲極924。

井區904中的掺雜區932與934係至少水平地與垂直地彼此偏離。在第9a圖中，掺雜區932與934係水平地與垂直地彼此偏離。然而某些實施例中，雖然掺雜區932與934係水平地與垂直地偏離，但掺雜區932與934可部份重疊如第9c圖所示之功率半導體裝置91。

在某些實施例中，可形成多個磊晶層於功率半導體裝置中的基板900上。每一磊晶層可具有一井區與至少一掺雜區。如第10圖所示，功率半導體裝置93為n型裝置，並含有p型的基板900，與基板900上的兩個磊晶層902a與902b(總成磊晶層902)。閘極結構916與場絕緣層914係位於磊晶層902b上。閘極絕緣層917位於閘極結構916與磊晶層902b之間。部份閘極絕緣層918延伸覆蓋部份場絕緣層914。雖然功率半導體裝置92具有兩層磊晶層，但磊晶層的數目並不限於此而可超過兩個。

如第10圖所示，p型的主體區906位於磊晶層902b中。N型的井區904位於基板900及磊晶層902a與902b中，因此上述井區形成連續井區。p型接點區908與相鄰的n型接點區910組成的源極區911位於主體區906中。n型接點區組成的汲極區912位於磊晶層902b中的井區904中。掺雜區932位於基板900之井區904中。掺雜區932包含p型較下部份932a，與堆疊於p型較 下部份932a之頂部上的n型較上部份932b。此外，掺雜區934與936分別位於磊晶層902a與902b之井區904中。掺雜區934包含p型較下部份934a，與堆疊於p型較下部份934a之頂部上的n型較上部份934b。掺雜區936包含p型較下部份936a，與堆疊於p型較下部份936a之頂部上的n型較上部份936b。掺雜區932、934、與936位於源極區911與汲極區912之間。可以理解的是，雖然第10圖中的掺雜區各自位於基板900與磊晶層902a及902b中，但某些實施例之基板900與磊晶層902a及902b可包含多個掺雜區。此外，某些實施例中可省略第10圖之磊晶層902a的掺雜區934或基板900的掺雜區932。

此外，導電源極920電性連接至p型接點908與n型接點910。導電汲極924電性連接至n型接點組成的汲極區912。導電閘極922電性連接至閘極結構916。層間介電層926覆蓋導電源極920、導電閘極922、與導電汲極924。

井區904中的掺雜區932、934、與936至少水平地與垂直地互相偏離。必需注意的是，可省略第10圖之基板900中的井區904或掺雜區932。

下述內容將搭配圖式說明第10圖中的功率半導體裝置92之形成方法。如第11a圖所示，製備p型半導體的基板902以用於後續製程。基板900具有犧牲層150以進行佈植。半導體的基板900可為矽基板、絕緣層上矽(SOI)基板、矽鍺基板、或其他合適的半導體基板。舉例來說，犧牲層150可為氧化物、氮化物、或氮氧化物。佈植保護層152如光阻層係位於犧牲層150上。佈植保護層152經圖案化後，露出佈植進行的區域。接 著進行n型佈植至基板900以形成井區904。用於井區904之n型佈植的掺雜濃度高於基板900之掺雜濃度，比如為約1e11至1e13原子/cm²。某些實施例中的n型佈植的掺雜濃度為約1e11至5e12原子/cm²之間。在n型佈植至基板900後，可自基板900移除犧牲層150與佈植保護層152。

如第11b圖所示，遮罩層200如硬遮罩係形成於基板900上。遮罩層200可包含氧化物、氮化物、氮氧化物、或其他有機材料。遮罩層200之形成方法可為物理或化學氣相沉積，或其他合適塗佈製程。接著圖案化遮罩層200，形成孔洞201穿過遮罩層200以露出基板900之井區904的表面。在另一實施例中，具有多個孔洞201之遮罩層200可印刷於基板900上。在某些實施例中，與第11a圖中的犧牲層150類似之薄犧牲層，可形成於遮罩層200與基板900之間。

如第11b圖所示，經由孔洞201進行p型佈植至井區904，以形成p型較下部份932a。此外，經由孔洞201進行n型佈植至井區904，以形成堆疊於p型較下部份932a上的n型較下部份932b，即形成掺雜區932。然而上述佈植順序並不限於特定順序。在某些實施例中，先進行n型佈植至井區，再進行p型佈植至井區。用於p型較下部份932a之p型佈植的掺雜濃度，或用於n型較上部份932b之n型佈植的掺雜濃度(比如為1e11至1e13原子/cm²)，使掺雜區932之掺雜濃度高於井區904之掺雜濃度。在某些實施例中，p型較下部份932a之p型掺雜濃度高於井區904之掺雜濃度，而n型較上部份932b之n型掺雜濃度低於井區904之掺雜濃度。

如第11c圖所示，成長p型的磊晶層902於基板900上。磊晶層902a包含之材料可與基板900相同或不同。犧牲層150與佈植保護層152與第11a圖中的犧牲層150與佈植保護層152類似，可用以進行佈植磊晶層902a。n型佈植至磊晶層902a可形成井區904於其中。用於井區904之n型佈植的掺雜濃度高於磊晶層902a之掺雜濃度。舉例來說，用於井區904之n型佈植的掺雜濃度為約1e11至1e13原子/cm²，某些實施例中為約1e11至5e12原子/cm²。在n型佈植至磊晶層902a後，自磊晶層902a移除犧牲層150與佈植保護層152。

如第11d圖所示，另一遮罩層202如硬遮罩係形成於磊晶層902a上。圖案化遮罩層202以形成孔洞203穿過遮罩層202及露出磊晶層902a之井區904的表面。在另一實施例中，具有孔洞203之遮罩層202可印刷於磊晶層902a上。在某些實施例中，與第11a圖之犧牲層150類似之薄犧牲層可形成於遮罩層202與磊晶層902a之間。

如第11d圖所示，經由遮罩層202分別進行p型佈植與n型佈值至磊晶層902a之井區904，以形成p型較下部份934a，與位於p型較下部份934a上的n型較上部份934b，即形成掺雜區934。舉例來說，用以形成p型較下部份934a之p型佈植的掺雜濃度，或用以形成n型較上部份934b之n型佈植的掺雜濃度為約1e11至1e13原子/cm²，因此掺雜區934中的掺雜濃度高於磊晶層902a之井區904的掺雜濃度。在某些實施例中，p型較下部份934a之p型掺雜濃度高於井區904之掺雜濃度，而n型較上部份934b之n型掺雜濃度低於井區904之掺雜濃度。

如第11e圖所示，成長p型的磊晶層902b於磊晶層902a上。與第11a圖之犧牲層150與佈植保護層152類似犧牲層150與佈植保護層152用於佈植，係形成於磊晶層902b上。n型佈植至磊晶層902b以形成井區904於其中。用於井區904之n型佈植的掺雜濃度高於磊晶層902a之掺雜濃度。用於井區904之n型佈植的掺雜濃度為約1e11至1e13原子/cm²，某些實施例中為約1e11至5e12原子/cm²。在n型佈植至磊晶層902b後，自磊晶層902b移除犧牲層150與佈植保護層152。

如第11f圖所示，遮罩層204如硬遮罩係形成於磊晶層902b上。圖案化遮罩層204以形成孔洞205穿過遮罩層204並露出磊晶層902b之井區904的上表面。在另一實施例中，具有孔洞205之遮罩層204可印刷於磊晶層902b上。在某些實施例中，與第11a圖之犧牲層150類似之薄犧牲層可形成於遮罩層204與磊晶層902b之間。

如第11f圖所示，經由遮罩層204分別進行p型佈植與n型佈植至磊晶層902b之井區904，以形成p型較下部份936a，與p型較下部份936a上的n型較上部份936b，即形成掺雜區936。舉例來說，用於p型較下部份936a之p型佈植的掺雜濃度，或用於n型較上部份936b之n型佈植的掺雜濃度為約1e11至1e13原子/cm²，因此掺雜區936之掺雜濃度高於磊晶層902b之井區904之掺雜濃度。在某些實施例中，p型較下部份936a之p型掺雜濃度高於井區904之掺雜濃度，而n型較上部份936b之n型掺雜濃度低於井區904之掺雜濃度。

如第11g圖所示，進行p型佈植至磊晶層902b以形 成主體區906。雖然第11g圖未圖示，但與第11a圖類似之犧牲層150與佈植保護層152可用以形成主體區906。舉例來說，用於主體區之p型佈植的掺雜濃度為約1e11至1e14原子/cm²。

如第11g圖所示，在形成井區904、主體區906、與掺雜區932、934、與936後，形成絕緣層914於磊晶層902b的表面上。絕緣層914可為氧化物、氮化物、或氮氧化物。絕緣層914之形成方法可為氧化及/或氮化磊晶層902b，或沉積氧化物、氮化物、及/或氮氧化物於磊晶層902b上。如第11g圖所示，絕緣層914係形成於磊晶層902b上，並露出井區904、主體區906、以及與主體區906相鄰之磊晶層902b之表面。

如第11g圖所示，閘極絕緣層918係形成於磊晶層902b上以覆蓋部份絕緣層914，與磊晶層902b及主體區906之表面。舉例來說，閘極絕緣層918可為氧化物、氮化物、或氮氧化物。此外，閘極結構916係形成於閘極絕緣層918上。閘極結構916可為多晶矽、金屬、金屬矽化、或其他導電材料。

如第11h圖所示，包含p型接點區908與相鄰之n型接點區910源極區的源極區911，以及汲極區912分別形成於主體區906與井區904中。源極區911與汲極區912之形成方法可為佈植對應的掺質至主體區906及井區904中。舉例來說，源極區911與汲極區912之掺雜濃度為約1e11至1e16原子/cm²。在某些實施例中，用於源極區與汲極區之掺雜濃度可為1e13至1e16原子/cm²，而其他實施例中的掺雜濃度可為1e14至1e16原子/cm²。接著形成導電源極920電性連接至p型接點區908與n型接點區910。導電汲極924電性連接至n型接點區組成的汲極區 912。導電閘極922電性連接至閘極結構916。這些導電電極可依序形成或同時形成。此外，這些電極的材料可擇自多晶矽、金屬、金屬矽化物、或其他導電材料。在某些實施例中，電極材料與閘極結構的材料可相同。層間介電層926係沉積於磊晶層902b上以覆蓋上述電極。雖然未圖示，但多層內連線可形成於功率半導體裝置的電極上。

雖然第9至11圖中的功率半導體裝置為n型，其他實施例之功率半導體裝置可為p型。P型功率半導體裝置的結構可與前述n型功率半導體裝置的結構類似，差異在於p型功率半導體裝置中的材料導電型與n型功率半導體裝置中的材料導電型相反。

本發明實施例可進行調整，因此上述實施例僅用以說明而非侷限本發明。

93‧‧‧功率半導體裝置

900‧‧‧基板

902、902a、902b‧‧‧磊晶層

904‧‧‧井區

906‧‧‧主體區

908‧‧‧p型接點區

910‧‧‧n型接點區

911‧‧‧源極區

912‧‧‧汲極區

914‧‧‧場絕緣層

916‧‧‧閘極結構

918‧‧‧閘極絕緣層

920‧‧‧導電源極

922‧‧‧導電閘極

924‧‧‧導電汲極

926‧‧‧層間介電層

932、934、936‧‧‧掺雜區

932a、934a、936a‧‧‧p型較下部份

932b、934b、936b‧‧‧n型較上部份

Claims (66)

1. 一種半導體裝置，包括：一基板，具有一第一導電型；一汲極區、一源極區、與一井區位於該基板中，該井區位於該源極區與該汲極區之間，該井區具有一第二導電型，且該第一導電型與該第二導電型相反；以及多個掺雜區位於該井區中，該些掺雜區水平地與垂直地互相偏離，每一該些掺雜區包括該第一導電型之一較下部份，與堆疊於該較下部份上的該第二導電型之一較上部份。
2. 如申請專利範圍第1項所述之半導體裝置，其中該些掺雜區自該基板之表面向下的深度，由該源極區至該汲極區的方向遞增或遞減。
3. 如申請專利範圍第1項所述之半導體裝置，其中位於兩個該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最大深度。
4. 如申請專利範圍第1項所述之半導體裝置，其中位於兩個該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最小深度。
5. 如申請專利範圍第1項所述之半導體裝置，更包括：該第一導電型之一主體區，位於該源極區下；一絕緣層，位於該井區上，該絕緣層與該汲極區相連，並與該源極區分隔；一閘極絕緣層，連接至該絕緣層並延伸覆蓋部份的該主體區；以及 一閘極，位於該絕緣層及該閘極絕緣層上。
6. 如申請專利範圍第1項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度與該第三掺雜濃度均高於該第一掺雜濃度。
7. 如申請專利範圍第1項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度。
8. 如申請專利範圍第6項所述之半導體裝置，其中該第一掺雜濃度為約1e11原子/cm²至1e13原子/cm²。
9. 如申請專利範圍第7項所述之半導體裝置，其中該第一掺雜濃度為約1e11原子/cm²至1e13原子/cm²。
10. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為p型，且該第二導電型為n型。
11. 如申請專利範圍第1項所述之半導體裝置，其中該第一導電型為n型，且該第二導電型為p型。
12. 一種半導體裝置，包括：一基板，具有一第一導電型；一磊晶結構，具有該第一導電型且位於該基板上；一汲極區與一源極區，位於該磊晶結構中；一井區，位於該汲極區與該源極區之間，該井區位於該基 板與該磊晶結構中，該井區具有一第二導電型，且該第一導電型與該第二導電型相反；一第一掺雜區，位於該基板的該井區中；以及一第二掺雜區，位於該磊晶結構的該井區中；其中該第一掺雜區與該第二掺雜區水平地與垂直地互相偏離；以及其中該第一掺雜區與該第二掺雜區各自包含該第一導電型的一較下部份，與堆疊於該較下部份上的該第二導電型的一較上部份。
13. 如申請專利範圍第12項所述之半導體裝置，其中磊晶結構係由單一磊晶層組成。
14. 如申請專利範圍第12項所述之半導體裝置，其中該磊晶結構係由多個磊晶層組成，且該第二掺雜區位於該些磊晶層的最上層中。
15. 如申請專利範圍第14項所述之半導體裝置，其中每一該些磊晶層包括至少一磊晶區，且該些磊晶區垂直地與水平地互相偏離。
16. 如申請專利範圍第12項所述之半導體裝置，其中該第一掺雜區與該第二掺雜區自該基板之表面向下的深度，由該源極區至該汲極區的方向遞增或遞減。
17. 如申請專利範圍第12項所述之半導體裝置，其中位於兩個該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最大深度。
18. 如申請專利範圍第12項所述之半導體裝置，其中位於兩個 該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最小深度。
19. 如申請專利範圍第12項所述之半導體裝置，更包括：該第一導電型的一主體區，位於該源極區下；一絕緣層，位於該井區上，該絕緣層與該汲極區相連，且該絕緣層與該源極區分隔；一閘極絕緣層，連接至該絕緣層並延伸覆蓋部份該主體區；以及一閘極，位於該絕緣層與該閘極絕緣層上。
20. 如申請專利範圍第12項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度與該第三掺雜濃度均高於該第一掺雜濃度。
21. 如申請專利範圍第12項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度。
22. 如申請專利範圍第20項所述之半導體裝置，其中該第一掺雜濃度為約1e11原子/cm²至1e13原子/cm²。
23. 如申請專利範圍第21項所述之半導體裝置，其中該第一掺雜濃度為約1e11原子/cm²至1e13原子/cm²。
24. 如申請專利範圍第12項所述之半導體裝置，其中該第一導 電型為p型，且該第二導電型為n型。
25. 如申請專利範圍第12項所述之半導體裝置，其中該第一導電型為n型，且該第二導電型為p型。
26. 一種半導體裝置，包括：一基板，具有一第一導電型；多個磊晶層，具有該第一導電型並位於該基板上；一汲極區與一源極區，位於該些磊晶層的最上層中；一井區，位於該汲極區與該源極區之間，該井區位於該基板與該些磊晶層中，該井區具有一第二導電型，且該第一導電型與該第二導電型相反；以及多個掺雜區，位於該些磊晶層中，且至少兩個該些掺雜區水平地與垂直地互相偏離；其中每一該些掺雜區包括該第一導電型之一較下部份，與堆疊於該較下部份上的該第二導電型之一較上部份。
27. 如申請專利範圍第26項所述之半導體裝置，其中每一該些磊晶層具有一掺雜區，且該些掺雜區水平地與垂直地互相偏離。
28. 如申請專利範圍第26項所述之半導體裝置，其中至少一該些磊晶層包括多個掺雜區，且至少一該些磊晶層的該些掺雜區水平地互相分隔，並於至少一該些磊晶層中具有實質上相同的垂直高度。
29. 如申請專利範圍第26項所述之半導體裝置，其中該些掺雜區自該基板的表面向下之深度，由該源極區至該汲極區之方向遞增或遞減。
30. 如申請專利範圍第26項所述之半導體裝置，其中位於兩個該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最大深度。
31. 如申請專利範圍第26項所述之半導體裝置，其中位於兩個該些掺雜區之間的該掺雜區，具有自該基板之表面向下的最小深度。
32. 如申請專利範圍第26項所述之半導體裝置，更包括：該第一導電型的一主體區，位於該源極區下；一絕緣層，位於該井區上，該絕緣層與該汲極區相連，且該絕緣層與該源極區分隔；一閘極絕緣層，連接至該絕緣層並延伸覆蓋部份該主體區；以及一閘極，位於該絕緣層與該閘極絕緣層上。
33. 如申請專利範圍第26項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度與該第三掺雜濃度均高於該第一掺雜濃度。
34. 如申請專利範圍第26項所述之半導體裝置，其中：該井區掺雜有一第一掺雜濃度，該較下部份掺雜有一第二掺雜濃度，且該較上部份掺雜有一第三掺雜濃度；以及該第二掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度。
35. 如申請專利範圍第33項所述之半導體裝置，其中該第一掺 雜濃度為約1e11原子/cm²至1e13原子/cm²。
36. 如申請專利範圍第34項所述之半導體裝置，其中該第一掺雜濃度為約1e11原子/cm²至1e13原子/cm²。
37. 如申請專利範圍第26項所述之半導體裝置，其中該第一導電型為p型，且該第二導電型為n型。
38. 如申請專利範圍第26項所述之半導體裝置，其中該第一導電型為n型，且該第二導電型為p型。
39. 一種半導體裝置的形成方法，包括：製備一第一導電型的一基板；形成一井區於該基板中，該井區具有一第二導電型，且該第二導電型與該第一導電型相反；形成一遮罩層於該基板上，該遮罩層包括多個孔洞，且該些孔洞自該遮罩層之表面向下的深度不同；以及進行一第一佈植穿過該遮罩層後進入該井區，以形成多個第一掺雜部份，至少兩個該些第一掺雜部份水平地與垂直地互相偏離，且該些第一掺雜部份具有該第一導電型；以及進行一第二佈植穿過該遮罩層後進入該井區，以形成多個第二掺雜部份，至少兩個該些第二掺雜部份水平地與垂直地互相偏離，且該些第二掺雜部份具有該第二導電型並堆疊於該些第一掺雜部份上。
40. 如申請專利範圍第39項所述之半導體裝置的形成方法，其中形成該遮罩層之步驟包括：塗佈一材料層於該基板上；以及 圖案化該材料層，使該些孔洞之一者穿過該材料層。
41. 如申請專利範圍第39項所述之半導體裝置的形成方法，其中該些第一掺雜部份或該些第二掺雜部份係同時形成。
42. 如申請專利範圍第39項所述之半導體裝置的形成方法，其中該些第一掺雜部份或該些第二掺雜部份之形成方法採用固定的佈植能量。
43. 如申請專利範圍第39項所述之半導體裝置的形成方法，更包括：確認該井區中的一電場分佈輪廓；以及依該電場分佈輪廓決定該些孔洞的深度。
44. 如申請專利範圍第39項所述之半導體裝置的形成方法，更包括：形成該第一導電型的一主體區於該基板中；形成一絕緣層於該井區上；形成一閘極絕緣層，該閘極絕緣層連接至該絕緣層並覆蓋部份該主體區；形成一閘極於該絕緣層與該閘極絕緣層上；形成一汲極區於該井區中；以及形成一源極區於該主體區中，且該汲極區與該源極區位於該絕緣層的不同側上。
45. 如申請專利範圍第39項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度；掺雜該些第一掺雜部份，使該些第一掺雜部份具有一第二 掺雜濃度；以及掺雜該些第二掺雜部份，使該些第二掺雜部份具有一第三掺雜濃度；其中該第二掺雜濃度與該第三掺雜濃度高於該第一掺雜濃度。
46. 如申請專利範圍第39項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度；掺雜該些第一掺雜部份，使該些第一掺雜部份具有一第二掺雜濃度；以及掺雜該些第二掺雜部份，使該些第二掺雜部份具有一第三掺雜濃度；其中該第二掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度。
47. 如申請專利範圍第39項所述之半導體裝置的形成方法，其中該第一導電型為p型，且該第二導電型為n型。
48. 如申請專利範圍第39項所述之半導體裝置的形成方法，其中該第一導電型為n型，且該第二導電型為p型。
49. 一種半導體裝置的形成方法，包括：製備一第一導電型的一基板；形成一井區於該基板中，該井區具有一第二導電型，且該第二導電型與該第一導電型相反；形成一第一遮罩層於該基板上，且該第一遮罩層包括一第一孔洞； 進行一第一佈植與一第二佈植穿過該第一遮罩層後進入該井區，以形成一第一掺雜區，該第一掺雜區包括該第一導電型的一較下部份，與堆疊於該較下部份上之該第二導電型的一較上部份；自該基板移除該第一遮罩層；形成一第二遮罩層於該基板上，且該第二遮罩層包括一第二孔洞；進行該第一佈植與該第二佈植穿過該第二遮罩層後進入該井區，以形成一第二掺雜區，該第一掺雜區與該第二掺雜區水平地與垂直地互相偏離，其中該第二掺雜區包括該第一導電型的一較下部份，與堆疊於該較下部份上之該第二導電型的一較上部份；以及自該基板移除該第二遮罩層。
50. 如申請專利範圍第49項所述之半導體裝置的形成方法，其中該第一遮罩層或該第二遮罩層具有多個孔洞。
51. 如申請專利範圍第49項所述之半導體裝置的形成方法，用以形成該第一掺雜區之該第一佈植之能量，不同於用以形成該第二掺雜區之該第一佈植之能量。
52. 如申請專利範圍第49項所述之半導體裝置的形成方法，更包括：確認該井區中的一電場分佈輪廓；以及依該電場分佈輪廓決定該第一孔洞與該第二孔洞的位置。
53. 如申請專利範圍第49項所述之半導體裝置的形成方法，更包括： 形成該第一導電型的一主體區於該基板中；形成一絕緣層於該井區上；形成一閘極絕緣層，該閘極絕緣層連接至該絕緣層並覆蓋部份該主體區；形成一閘極於該絕緣層與該閘極絕緣層上；形成一汲極區於該井區中；以及形成一源極區於該主體區中，且該汲極區與該源極區位於該絕緣層的不同側上。
54. 如申請專利範圍第49項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度；掺雜該第一掺雜區的較下部份，使該第一掺雜區的較下部份具有一第二掺雜濃度；以及掺雜該第一掺雜區的較上部份，使該第一掺雜區的較上部份具有一第三掺雜濃度；掺雜該第二掺雜區的較下部份，使該第二掺雜區的較下部份具有一第四掺雜濃度；以及掺雜該第二掺雜區的較上部份，使該第二掺雜區的較上部份具有一第五掺雜濃度；其中該第二掺雜濃度、該第三掺雜濃度、該第四掺雜濃度、與該第五掺雜濃度均高於該第一掺雜濃度。
55. 如申請專利範圍第49項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度； 掺雜該第一掺雜區的較下部份，使該第一掺雜區的較下部份具有一第二掺雜濃度；以及掺雜該第一掺雜區的較上部份，使該第一掺雜區的較上部份具有一第三掺雜濃度；掺雜該第二掺雜區的較下部份，使該第二掺雜區的較下部份具有一第四掺雜濃度；以及掺雜該第二掺雜區的較上部份，使該第二掺雜區的較上部份具有一第五掺雜濃度；其中該第二掺雜濃度與該第四掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度與該第五掺雜濃度。
56. 如申請專利範圍第49項所述之半導體裝置的形成方法，其中該第一導電型為p型，該第二導電型為n型。
57. 如申請專利範圍第49項所述之半導體裝置的形成方法，其中該第一導電型為n型，該第二導電型為p型。
58. 一種半導體裝置的形成方法，包括：製備一第一導電型的一基板；形成一第一井區於該基板中，該第一井區具有一第二導電型，且該第二導電型與該第一導電型相反；形成該第一導電型的一第一磊晶層於該基板上；形成一第二井區於該第一磊晶層中，且該第二井區具有該第二導電型；形成一第一遮罩層於該第一磊晶層上，且該第一遮罩層包括一第一孔洞； 進行一第一佈植與一第二佈植穿過該第一遮罩層後進入該第二井區，以形成一第一掺雜區，該第一掺雜區包括該第一導電型的一較下部份，與堆疊於該較下部份上之該第二導電型的一較上部份；自該第一磊晶層移除該第一遮罩；形成該第一導電型的一第二磊晶層於該第一磊晶層上；形成一第三井區於該第二磊晶層中，該第三井區具有該第二導電型，且該第一井區、該第二井區、與該第三井區形成一連續井區；形成一第二遮罩層於該第二磊晶層上，且該第二遮罩層包括一第二孔洞；進行該第一佈植與該第二佈植穿過該第二遮罩層後進入該第三井區，以形成一第二掺雜區，該第一掺雜區與該第二掺雜區水平地與垂直地彼此偏離，該第二掺雜區包括該第一導電型的一較下部份，與堆疊於該較下部份上之該第二導電型的一較上部份；以及自該第二磊晶層移除該第二遮罩層。
59. 如申請專利範圍第58項所述之半導體裝置的形成方法，其中該第一遮罩層或該第二遮罩層包含多個孔洞。
60. 如申請專利範圍第58項所述之半導體裝置的形成方法，其中形成該第一掺雜區與該第二掺雜區的佈植能量實質上相同。
61. 如申請專利範圍第58項所述之半導體裝置的形成方法，更包括： 確認該井區中的一電場分佈輪廓；以及依該電場分佈輪廓決定該第一孔洞與該第二孔洞的位置。
62. 如申請專利範圍第58項所述之半導體裝置的形成方法，更包括：形成該第一導電型的一主體區於該第二磊晶層中；形成一絕緣層於該第三井區上；形成一閘極絕緣層，該閘極絕緣層連接至該絕緣層並覆蓋部份該主體區；形成一閘極於該絕緣層與該閘極絕緣層上；形成一汲極區於該第三井區中；以及形成一源極區於該主體區中，且該汲極區與該源極區位於該絕緣層的不同側上。
63. 如申請專利範圍第58項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度；掺雜該第一掺雜區的較下部份，使該第一掺雜區的較下部份具有一第二掺雜濃度；以及掺雜該第一掺雜區的較上部份，使該第一掺雜區的較上部份具有一第三掺雜濃度；掺雜該第二掺雜區的較下部份，使該第二掺雜區的較下部份具有一第四掺雜濃度；以及掺雜該第二掺雜區的較上部份，使該第二掺雜區的較上部份具有一第五掺雜濃度；其中該第二掺雜濃度、該第三掺雜濃度、該第四掺雜濃度、 與該第五掺雜濃度均高於該第一掺雜濃度。
64. 如申請專利範圍第58項所述之半導體裝置的形成方法，更包括：掺雜該井區，使該井區具有一第一掺雜濃度；掺雜該第一掺雜區的較下部份，使該第一掺雜區的較下部份具有一第二掺雜濃度；以及掺雜該第一掺雜區的較上部份，使該第一掺雜區的較上部份具有一第三掺雜濃度；掺雜該第二掺雜區的較下部份，使該第二掺雜區的較下部份具有一第四掺雜濃度；以及掺雜該第二掺雜區的較上部份，使該第二掺雜區的較上部份具有一第五掺雜濃度；其中該第二掺雜濃度與該第四掺雜濃度高於該第一掺雜濃度，且該第一掺雜濃度高於該第三掺雜濃度與該第五掺雜濃度。
65. 如申請專利範圍第58項所述之半導體裝置的形成方法，其中該第一導電型為p型，且該第二導電型為n型。
66. 如申請專利範圍第58項所述之半導體裝置的形成方法，其中該第一導電型為n型，且該第二導電型為p型。