WO2007094493A1 - 光電界効果トランジスタ、及びそれを用いた集積型フォトディテクタ - Google Patents

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    • H01L27/14643—Photodiode arrays; MOS imagers

Definitions

  • the present invention substantially consists of a photodiode and a field effect transistor (hereinafter referred to as “FET”).
  • the present invention relates to an improvement in an optical field effect transistor (hereinafter also referred to as “photo FET”), which is a photo detector configured by integrating or combining.
  • photo FET optical field effect transistor
  • Photo detectors in the near-infrared region especially photo detector arrays in which multiple photo detectors are one-dimensional or two-dimensional, have a wide range of demands as detectors and infrared cameras for spectroscopic systems in medical, disaster prevention, and industrial inspection applications.
  • an in-vivo oxygen monitoring device that uses the spectral characteristics of hemoglobin and a blood vessel image authentication system are those in which the detection target wavelength range is in the infrared range of 0.7 to 0.9 / m. Its non-invasiveness has been recognized again, including commercialization.
  • Photo-multiplier which detects charges by multiplying electrons emitted from the photoelectric conversion surface by light incidence
  • CCD camera with an electron multiplication mechanism (for example, Hamamatsu Photonicsne ring)
  • Electron Bombardment CCD Camera EB-CCD camera
  • CMOS image sensors using M0S-type transistors adopt an active cell method that combines a photodetector and M0SFET in a single pixel, and are easy to integrate, so they are widely used as imaging elements for high-resolution cameras and video cameras. I am doing.
  • VMIS threshold voltage modulation image sensor
  • an infrared camera with a degree of integration ranging from 320x256 pixels to VGA (640x480 pixels) in the surface mounting method (FPA: Focal Plane Array) has been used.
  • FPA Focal Plane Array
  • This infrared camera is becoming more and more popular because it is lighter, more sensitive, and has less afterimages than conventional infrared camera tubes.
  • the light receiving element used in FPA does not have an addressing function, the two-dimensional compound semiconductor PIN photodetector is thinned and the two-dimensional silicon charge amplifier array is used in order to realize the imaging element. Complex processes such as bonding are required.
  • photo FETs based on compound FETs have first developed in GaAs / AlGaAs materials on GaAs substrates.
  • the photosensitive wavelength is limited to 850 nm or less, as can be seen in Document 4 below.
  • Photodetector with a Two-Dimensional Channel Modulated by Gate Voltage "Extended Abstract of the 2003 International Conference on Solid State Devices and Mateerials, Tokyo, 2003, pp. 186-187 Therefore, with the aim of further speeding up and expanding the photosensitive wavelength range, In 0. 53 Ga 0. 47 As , InGaAsP, I3 ⁇ 4 52Al 0. 48As such, materials containing in have begun to be utilized.
  • the interface between the substrate and the epitaxial growth interface or Since Fukare Te per cent Rere, impurity level is generated at the interface between the dielectric insulating film such as surface and SiN x or Si0 2 after epitaxial growth, the Fermi level is pinned near the center of Bandogiyappu, Canon The rear is depleted and a semi-insulating layer is formed at the interface.
  • a conductive layer tends to be formed on the surface and interface.
  • InAlAs lattice-matched to InP can easily form Schottky parallax
  • FETs using InGaAs channels on InP substrates have been proposed as shown in Reference 5 below.
  • InAlAs is generally used as a layer, and the fastest HEMT device at present is realized in this system.
  • Reference 8 Japanese Patent Laid-Open No. 2005-203428
  • the present invention has been made in view of such a conventional situation, and is not a silicon type as disclosed in References 2 and 3, but a compound semiconductor type photo-detector that is advantageous for extending the wavelength band. Eliminates or reduces the disadvantages of the group, and at the most it can achieve high photosensitivity even with element dimensions that can be easily manufactured with a normal photolithographic device with a resolution of about 0.5 Aim, and it also ensures leakage current
  • a photo FET having the following configuration is provided. Propose.
  • a current path between the source electrode and the drain electrode is formed, and a channel layer that is a part of the photodiode and a part of the photosensitive region is formed on the substrate between the source electrode and the drain electrode.
  • a compound semiconductor-based photoFET provided between the substrate and the channel layer, forming a homojunction or a heterojunction to the channel layer, extending the substrate side depletion layer from the substrate side to the channel layer, A depletion-side depletion layer that generates a pack gate bias by carriers generated by light shining on the channel layer; a generation layer and a pack gate layer;
  • a surface-side depletion layer is extended from the surface side to the channel layer, and when no light is irradiated, the surface-side depletion layer is brought into contact with the substrate-side depletion layer to close the current path inside the channel layer, and the device is turned off.
  • Such a structure provides an easy-to-manufacture photo FET that significantly suppresses dark current (leakage current) when no light is irradiated and can detect it efficiently when irradiated with light, compared to conventional devices.
  • the present invention also discloses a configuration that is desirable to be added.
  • the barrier layer makes the band offset in the parent span larger than the band offset in the conduction band at the interface with the channel layer.
  • the substrate side depletion layer generation layer / packed gate layer has a polarity opposite to that of the majority carriers in the channel layer or is semi-insulating, and has a wider pand gap than the channel layer. It is also desirable that the side surface of the side depletion layer generation layer / pack gate layer has a buried structure in which a side surface of the semi-insulating layer is covered with a layer having a large band gap and a force opposite polarity.
  • a grade layer that contacts the channel layer is provided, and the graded structure of this grade layer allows the carrier generated by light irradiation to drift and move from the substrate side to the surface side. Such a configuration is also highly desirable.
  • a plurality of openings are opened in the surface-side depletion layer generation layer, and all the openings are filled on the surface-side depletion layer generation layer with the opening.
  • a structure in which one of the drain electrodes is formed can also be proposed.
  • the channel layer is formed with a plurality of blind holes that are spaced at least through the channel layer when viewed in the cross-sectional direction, and a current is passed through the portion between the adjacent blind holes. If the constriction region is used and the current flowing in the channel layer is designed to flow only through the current confinement region, the sensitivity is further improved effectively. In the case of this structure, it is preferable that the surface side depletion layer generation layer also covers the side surface of the layer structure exposed on the inner wall surface of the blind hole.
  • One electrode of the rain electrode is preferably surrounded by the channel layer in plan view, and the other electrode is surrounded by the channel layer.
  • a so-called open gate type photo FET can be configured, but conversely, a photo FET with a gate electrode can of course be proposed.
  • a channel between the source electrode and the drain electrode is provided on the channel layer.
  • a gate electrode that forms a Schottky or pn junction can be formed on the formed surface-side depletion layer generation layer.
  • the present invention also proposes an integrated photo detector in which a plurality of such photo FETs are integrated. In this case, it is better to separate the adjacent photo FETs by separating grooves that reach the substrate. Further, the wall surface of the isolation groove should be covered with a layer having a polarity opposite to that of the substrate-side depletion layer generation layer / back gate layer and larger than the channel layer or the substrate layer depletion layer generation layer / pack gate layer.
  • Such a plurality of optical field effect transistors are usually provided in a matrix (two-dimensional matrix arrangement).
  • the above-described photo FET for each row is not used for light detection but for reading out the field effect for each row.
  • the transistor be formed with the same epitaxial layer structure. This facilitates the construction of smart pixel nano integrated circuits, and in turn, greatly accelerates the development of small cameras with a mouth-in detection module using them, high-sensitivity compact spectrometers, and / or optical aperture dyne microscopes.
  • FIG. 1 shows a photo FET using Schottky paria as a preferred embodiment of the present invention. It is a schematic block diagram.
  • FIG. 2 is a schematic configuration diagram of a photo FET using a pn junction as a preferred embodiment of the present invention.
  • FIG. 3 is a schematic configuration diagram of a photo FET using a side-buried layer by regrowth as a preferred embodiment of the present invention.
  • FIG. 4 (A) is an explanatory diagram based on the panda profile in the depth direction when the portion including the surface depletion layer of the photoFET of the present invention shown in FIG. 1 is viewed along the cross-sectional direction.
  • FIG. 4 (B) is an explanatory diagram based on the band profile in the channel length direction of the photoFET shown in FIG.
  • FIG. 5 is a schematic configuration diagram of a photo FET having a surface-side depletion layer generating layer with an opening as a preferred embodiment of the present invention.
  • FIG. 6 is a schematic configuration diagram of a photo FET in which the photosensitivity is further improved by using a geometrically formed current confinement region as a preferred embodiment of the present invention.
  • FIG. 7 (A) is an explanatory diagram of a process for determining a current confinement region in an example of a manufacturing process of the photoFET of the sixth illustrated embodiment.
  • FIG. 7 (B) is an explanatory diagram of a step of forming a recess structure in the current confinement region following the step of FIG. 7 (A).
  • FIG. 7 (C) is an explanatory diagram of the step of forming the surface side depletion layer generation layer following the step of FIG. 7 (B).
  • FIG. 7 (D) is an explanatory view when the gate electrode 31 is formed by vapor deposition as necessary after the step of FIG. 7 (C).
  • Fig. 8 (A) shows the integration of the photo FET device of the present invention shown in Fig. It is explanatory drawing in the case of extending a light area.
  • FIG. 8 (B) is an explanatory view showing a part surrounded by an imaginary line frame Ea extracted from FIG. 8 (A) and partially broken.
  • FIG. 9 (A) is a schematic configuration diagram of an example when the photo FET structure shown in FIG. 6 is integrated.
  • FIG. 9 (B) is an explanatory view showing the main part extracted from FIG. 9 (A).
  • FIG. 10 is a schematic diagram showing an example of a two-dimensional matrix structure in which the elements of the present invention shown in FIG. 1 are integrated.
  • FIG. 11 is an explanatory view of the static characteristics of one photo FET constituting the matrix structure shown in FIG. 10 when irradiated with light and when not irradiated.
  • FIG. 12 is a schematic diagram of a smart pixel hybrid integrated circuit device constructed using the photo FET of the present invention.
  • FIG. 13 is a schematic diagram of an infrared camera with a USB terminal using the smart pixel hybrid integrated circuit device shown in FIG.
  • FIG. 14 shows a schematic diagram of a small-sized spectroscope with a USB terminal using the smart pixel hybrid integrated circuit device shown in FIG.
  • FIG. 15 is a schematic diagram of an optical heterodyne microscope using the smart pixel hybrid integrated circuit device shown in FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • Figure 1 shows the desired photo FET with a relatively basic structure fabricated according to the present invention. A new embodiment is shown.
  • a light absorption layer photosensitive layer
  • the channel that is in the conductive state at the background level is depleted in advance. It is necessary to keep it. Therefore, as shown in FIG. 1, in the photoFET according to this embodiment of the present invention, a p-type doped layer to be described later is formed from the semi-insulating InP substrate 10 side to form an undoped n-InGaAs channel layer 15.
  • a part of the source electrode 30 is depleted, and a surface side depletion layer 21 by Schottky junction described later is circulated so as to surround the entire periphery of the source electrode 30, and the conduction path is also cut off from the surface side.
  • a surface side depletion layer 21 by Schottky junction described later is circulated so as to surround the entire periphery of the source electrode 30, and the conduction path is also cut off from the surface side.
  • the light when the light is turned on and turned on (when conducting), it forms a current path between the source electrode and the drain electrode and is also part of the photodiode and part of the photosensitive area.
  • the compound semiconductor structure itself in which a heterojunction layer having a wider band gap than the channel layer is sandwiched between the channel layer and the channel layer, is recognized.
  • a heterojunction layer having a wider band gap than the channel layer is sandwiched between the channel layer and the channel layer
  • the ri-transformed layer 11 showing electron conduction may be formed on the surface of the substrate 10.
  • the generation of this layer 11 is the cause of the leakage current under the channel layer 15. It was one. Therefore, in the first embodiment of the present invention shown in FIG. 1, after the InP buffer layer 12 is formed on the n-transform layer 11, a substrate-side depletion layer generation layer made of p-InAlGaAs is used as described later. A substrate-side depletion layer generation layer / pack gate layer 13 that also serves as a back gate layer is formed. As one of the features of the present invention, the substrate-side depletion layer generation layer / pack gate layer 13 that is provided so as to intentionally extend the depletion layer also from the substrate side may have a single layer structure. As described above, the p-InAlGaAs layer 13a is formed on the InP packer layer 11, and the p-InGaAs layer 13b is formed thereon.
  • the substrate-side depletion layer generation layer / packed gate layer 13 is composed of a single P-InAlGaAs layer 13a alone, and a hetero PN junction is formed with the channel layer 15 thereon, the n-transformation layer 11
  • the positive charge generated by the residual impurities in the non-doped InGaAs channel layer 15 can be compensated with the negative charge by the ionized acceptor, and the channel layer 15 can be depleted also from the substrate 10 side. Holes generated in the channel layer and the substrate-side depletion layer are accumulated under the gate and in the substrate-side depletion layer generation layer / back gate layer 13 to apply (modulate) a pack gate bias of the FET formed on the surface.
  • the P-InAlGaAs substrate side depletion layer generation layer / packed gate layer 13 (13a) depletes electrons near the substrate as described above, regardless of the presence or absence of the n-transform layer 11, and the channel which is the photosensitive region.
  • the layer 15 has a function of preventing current leakage at the bottom surface, and the depletion layer 22 on the substrate 10 side extending below the channel layer 15 can be generated while controlling its depth.
  • operation can be expected with only the p-InGaAs substrate-side depletion layer generation layer / back gate layer 13b, and the threshold value for FET is set independently while ensuring the light absorption layer thickness. Can be performed.
  • the two-layer structure is the channel layer 15 on top of it and the homo pn Heterojunction for gate layer 13b This is because the barrier against the generated electrons and holes becomes larger when the p-InAlGaAs substrate side depletion layer generation layer / back gate layer 13a becomes.
  • the photo FET shown in the figure is epitaxially grown by the subsequent M0CVD process, etc.
  • the channel layer 15 is provided with a thickness of about 0.5 to 1 nm, and further, the non-doped InP barrier layer 16 is about 50 nm thereon, and the non-doped InAlGaAs layer 17 serving as the Schottky contact forming and etch stop layer 17 is 50 nm.
  • the n-InP modulation doped layer 18 is epitaxially grown in order to a thickness of about 50 nm.
  • a suitable ohmic metal material known in the existing technology for example, AuGe / Ni / Au, is used, and the source electrode 30 shown in the center in the figure is drained so as to surround it at a predetermined distance.
  • An electrode 32 is provided.
  • the Si0 2 or SiN x dielectric film 24 formed by plasma CVD or the like exposed so as to surround the source electrode 30 by selective de Raietchi space providing a gate electrode.
  • the n-InP modulation doped layer 18 was selectively removed by selective etching using a hydrochloric acid or tartaric acid-based etching solution, which is an InP selective etching solution.
  • the n-InP modulation doped layer 18 has a groove that is dug during the recess etching and is also laterally widened by the lateral etching, so that the gate electrode 31 provided so as to surround the source electrode 30 has a high conductivity.
  • the gate electrode 31 can be brought into contact with the Schottky contact / etch stop layer 17 while preventing contact with the n-InP modulation doped layer 18 on its side surface.
  • the material of the gate electrode 31 may be Ti / Pt / Au, for example.
  • the groove is dug by etching and the n-InP modulation doped layer 18 on the upper surface is removed.
  • This is the “surface-side depletion layer generation region” that generates the depletion layer 22.
  • the Schottky contact forming / etching stop layer 17 is the surface side depletion layer generation layer 17.
  • the gate electrode 31 is provided on the surface-side depletion layer generation region portion of the surface-side depletion layer generation layer 17, but when the electrical operating characteristic adjustment by the gate potential is not necessary, for example, so-called Since it functions as a photo FET without the gate electrode 31 as it is called an open-gut FET, the portion where the highly conductive n-InP modulation doped layer 18 is removed by etching is used to form a Schottky contact. If the cum etch stop layer 17 is formed and used as a surface-side depletion layer generation region, the surface-side depletion layer 21 can extend deeply into the channel layer 15 as shown.
  • the surface side for extending the surface side depletion layer in the depth direction of the channel It is sufficient that a depletion layer generation region is provided. Whether or not the gout electrode 31 can be installed there is a problem according to usage requirements.
  • FIG. 2 shows the embodiment of the present invention in such a case, and the description of the first illustrated embodiment described above can be used where the description is omitted below.
  • the non-doped InGaAs channel layer 15 and the non-doped InP barrier layer 16 of the second illustrated embodiment are formed in the same manner as the photo FET illustrated in the first illustrated example, the function will be described in detail later on p-InAlGaAs.
  • the surface side depletion layer generation layer 19 is formed to a thickness of about 150 nm. This layer 19 is finally left only under the gate electrode 31 as shown. In other words, the lower surface of the layer 19 becomes a surface side depletion layer generation region.
  • a p-doped InGaAs cap layer 20 is formed to a thickness of about 20 nm. This layer 20 improves the adhesion of the photoresist and prevents the formation of an oxide film. As well as reducing ohmic contact resistance.
  • the InAlGaAs surface-side depletion layer generation layer 19 may be a layer corresponding to the case where the Ga composition is zero, that is, in practice, an InAlAs layer.
  • a p-doped InGaAs cap layer 20 and a surface-side depletion layer generation layer 19 made of p-InAlGaAs are rectangularly formed using a hydrogen peroxide-based selective etching solution, which is a selective etch of IriGaAs.
  • a hydrogen peroxide-based selective etching solution which is a selective etch of IriGaAs.
  • the drain electrode 32 is formed by vapor deposition in the vicinity of the p-doped InGaAs cap layer 20 and the p-InAlGaAs surface-side depletion layer generation layer 19 by applying cell alignment technology and a lift-off process, and further at 400 ° C for 1 minute. The ohmic properties were ensured by alloying in nitrogen.
  • the gate electrode 31 is then fabricated and is also formed on the p-doped InGaAs cap layer 20 with a suitable metal material, such as Ti / Au. In the photo FET having the structure shown in FIG.
  • the substrate-side depletion layer is formed in the channel layer 15 which is the photosensitive layer due to the presence of the substrate-side depletion layer generation layer / pack gate layer 13 intentionally provided according to the present invention. Since 22 reaches the surface and electrons are depleted, the drain and source electrodes 30 and 32 need to be as close as possible to the gate electrode 31 in order to prevent the channel current from being cut off as an FET.
  • the surface side depletion layer 21 generated by a Schottky junction ( ⁇ in the first illustrated embodiment) or a pn junction (in the second illustrated embodiment) is planarly formed.
  • the source electrode 30 is surrounded all around, and a gate electrode is formed on the surface side of the surface side depletion layer 21.
  • the appropriate metal gate electrode 31 does not have to completely surround the source electrode 30, and at least a part of the gate electrode 31 is a surface-side depletion layer generation layer 19 and a p-doped InGaAs cap layer. Just connect to 20.
  • the drain electrode 32 also surrounds the gate electrode 31 or the surface-side depletion layer generation region in a plan view. However, like the gate electrode 31, a part thereof is missing. There is no problem. This is also true for the photo FET of the first illustrated embodiment. By avoiding a completely closed curve shape, the occurrence of metal strips in the metal electrode lift-off process can be suppressed.
  • each manufactured photo FET element is grooved by etching reaching the semi-insulating InP substrate 10 and separated from adjacent elements.
  • the n-InP modulation doped layer 18 covers the entire area of the device, so that the parasitic resistance is suppressed.
  • the Schottky barrier is easier to create, but compared to the pn junction. It tends to be inferior in leakage current and stability over time.
  • the photo FET shown in Fig. 2 since the gate junction is a pn junction, the gate leakage current is suppressed, but since the emitter contact is made directly to the non-doped InP barrier layer 16, the parasitic resistance tends to increase. It is in.
  • the drain electrode 32 and the source electrode 30 need to be as close as possible to the gate electrode 31 in order to prevent the channel current from being cut off as an FET.
  • the etch end face after element isolation may cause leakage current in both photo FETs shown in Figs. 1 and 2. .
  • the present invention exhibits superior characteristics as compared with conventional examples.
  • the above-mentioned deficiencies such as those described above are, for example, the element element structure as shown in FIG. 33, for example. It is possible to make a decision between this structure and the here. . As shown in Fig.
  • pp-- IInnAAllGGaaAAss surface side depletion layer formation generation layer 1199 is the same table as shown in Fig. 22
  • the inner / outer / periphery peripheral edge of the surface side depletion / depletion layer generation layer 1199 is appropriately framed with an appropriate dielectric thin film 2244.
  • MM00CCVVDD is selected as an example of a large approximate surface area product portion of the element element excluding the thin film 2244 here. It is covered with the nn--IInnPP layer 2233 which has been grown by the selective re-growth growth length. .
  • a part of the thin film 2244 is opened and formed to form the gate electrode electrode 3311, and the nn--IInnPP layer 2233 In addition, a source electrode 3300 and a drain electrode electrode 3322 are formed. . In this way, the ppnn junction with excellent joint characteristics is used for the gate area.
  • the surface of the element element was covered with the nn-IInnPP layer 2233, which is excellent in both red-infrared translucency and conductivity. As a result, the resistance of the element element is reduced and reduced, and if it is applied to the side surface, IInnGGaaAAss layer layer ((photosensitive light layer)) 1155 is a banded doggy.
  • the carrier re-bonding at the end face is also suppressed. This is where you can get a controlled embedding type photo FFEETT. .
  • PP --IInnGGaaAAss substrate side depletion layer generation and formation layer and Pac packgegate layer 1133bb and pp--IInnAAllGGaaAAss substrate side depletion The poor layer generation layer and the back gate layer 1133aa are formed by ppnn reverse reverse junction, and are separated into the inner part of the element as isolated solitary welds. It becomes the thing of what was separated and separated. .
  • the base board plate 1100 can be made of the Inn type conductive conductive material if the IInnPP buffer layer 1122 is formed to a thickness of about 00..55 // mm. It doesn't matter if it is. .
  • nn--IInnPP re-growth growth layer 2233 is used to conduct conduction between the surface of the element element and the base plate 1100. If the nn type base substrate plate is used for the purpose of maintaining the stagnation, it is possible to omit the drain electrode 3322, and to finely This is advantageous in the case of collecting and accumulating small elements in the form of an array. .
  • the open-pungegate structure can be adopted, and in that case The upper layer 2200 and the gate electrode 3311 on the top surface side depletion / depletion layer 1199 are unnecessary. .
  • Fig. 44 ((AA)) and ((BB)) show the principle of dynamic operation of the present invention FFEETT shown in Fig. 11 . .
  • This figure ((AA)) shows the case where the portion including the surface depletion layer 2211 is seen along the cross-section direction.
  • the same figure is shown in the figure ((BB)) as a result of the simulation of the depth direction of the simulation.
  • Chief Chanel The
  • the InGaAs channel layer 15 is used to form an InAlGaAs Schottky contact on the surface side and etch stop.
  • Layer (surface-side depletion layer generation layer) 17 and InP parallax layer 16 and p-InGaAs substrate-side depletion layer generation layer / pack gate layer 13b and p-InAlGaAs substrate-side depletion layer generation layer / back gate layer 13a on the substrate side. It is sandwiched.
  • the substrate-side depletion layer generation layer / back gate layer 13 has a laminated structure, but a part of it, that is, in this case, the P-InAlGaAs substrate-side depletion layer generation layer, which is the layer portion on the substrate side.
  • the packed gap of the pack gate layer 13a is sufficiently wider than the channel layer 15. ⁇
  • the undoped InAlGaAs layer 17 and the InP barrier layer 16 are each 50 nm thick, and the undoped InGaAs channel layer 15 is n-type 2xl0 14 cnf 3 with a thickness of 1 ⁇ , p-InGaAs substrate side depletion layer generation layer
  • the doping amount of the pack gate layer 13b is bd0 17 cnf 3 with a thickness of 1 m, and the p-InAlGaAs substrate side depletion layer generation layer and the packgut layer 13a is doped with 1X10 17 CDT 3 with a thickness of 0.2 ⁇ ⁇ is there.
  • the photo FET can be completely turned off when no light is irradiated.
  • the element surface or substrate and the epitaxial layer In view of the state of charge with the interface, better results can be obtained by finely adjusting the residual impurity concentration of each layer.
  • the non-doped InP parallax layer 16 and the channel layer 15 are located under the surface side depletion layer generation layer 17 which is also a Schottky contact forming and etch stop layer or under the gate electrode 31.
  • the surface-side depletion layer 21 shrinks upward.
  • P-InAlGaAs substrate side From the depletion layer generation layer / pack gate layer 13a and the P-InGaAs substrate side depletion layer generation / back gate layer 13b, electrons which are minority carriers diffuse to the channel layer 15 side and are generated in the channel layer 15.
  • the pack gate bias is effectively applied and the whole is positively biased.
  • the surface-side depletion layer 21, the substrate-side depletion Shrink layer 22 As a result, a gap is generated between the surface-side depletion layer 21 and the substrate-side depletion layer 22 so that a so-called channel is opened, an electron current is induced between the source electrode 30 and the drain electrode 32, and a photodetection function is exhibited. become.
  • the InGaAs channel layer 15 conduction band has a stationary point of 0.14 V, but after irradiation, the InGaAs channel layer 15 and the P-InGaAs substrate side depletion layer generation back layer
  • the gate layer 13b is almost flat and drops to -0.68V.
  • light irradiation is equivalent to adding 0.82 V of the pack gate bias voltage from the substrate side, and the source and drain currents are increased according to the transfer conductance of the FET.
  • InAlGaAs is a high barrier for electrons, while InP is for holes.
  • the interface has a greater confinement effect.
  • InGaP is preferable to AlGaAs as the system constituting the heteroparia. Because, as seen in the following document 12, ⁇ 0.
  • the substrate 10 is a semi-insulating GaAs substrate 10
  • the buffer layer 12 is a GaAs buffer layer 12
  • the paria layer 16 is a non-doped InGaP parier layer 16
  • a Schottky contact is also formed. If the etch stop layer 17 is a non-doped AlGaAs Schottky contact / etch stop layer 17 and the modulation dope layer 18 is an n-InGaP modulation dope layer 18, it is good.
  • InAsSb has a band absorption edge corresponding to S / i ii Sb composition 07) to 8.5 ⁇ m (Sb composition 0.6) depending on the composition ratio of As and Sb. have.
  • the basic absorption wavelength of CO is 4.65 ⁇
  • InAsSb elements differ from InSb (7, 3 im) elements that require cooling at a liquid nitrogen temperature of about 77 K, depending on the purpose.
  • composition corresponding to the wavelength there is an advantage that it can be used in a cooling state that can be realized by a Peltier device.
  • AlAsSb and InAsP can be considered as the paria layer, but as with GaAs / lnGaP and InP / InGaAs, InAsP is a barrier layer against InAsSb. By using it, the hole confinement effect can be enhanced.
  • the hole transmittance is lower than the electron transmittance for the channel layer 15 which is also the photosensitive region.
  • a desired gain can be obtained by selectively retaining the holes in the epitaxial layer.
  • FIG. 4 (B) shows the pand profile of the channel layer 15 from the source electrode 30 outward, along the gate electrode 31, the photosensitive layer 33, and the drain electrode 32.
  • One gate voltage is set to 0V and the drain voltage is set to 4V.
  • the dark state indicated by the broken line the movement of electrons from the source to the drain is blocked by the formation of the surface-side depletion layer 21 (Fig. 1) by Schottkygut.
  • the surface-side depletion layer 21 has a closed rectangular shape that surrounds the entire periphery of the source electrode 30 in plan view, so this eventually results in the drain electrode 32 and the source electrode 30 This means that the channel layer 15 between them can be closed in the middle of the current path, and the electron current (dark current) between the source and drain electrodes is extremely effectively blocked.
  • the channel layer 15 is formed at any part other than the source electrode 30 and the drain electrode 32 at any end, any layer. Therefore, the current that can selectively flow in the element is not leaked to other external circuits.
  • One end of the channel is always connected to the drain electrode 32 at any location, and the other end is always connected only to the source electrode 30 at any location, and there is no other path to connect.
  • the channel layer 15 between the source and the drain is completely in the middle of the current path by the surface-side depletion layer 21 or the surface-side depletion layer 21 and the substrate-side depletion layer 22 in all regions as described above. It becomes cut off. .
  • the generated holes are selectively retained at the interface by the hetero-paria structure 35 at the interface between the InP parallax layer 16 and the InGaAs channel layer 15, so that the surface-side depletion layer 21 (directly under the gate electrode 31 or Schottky). Accumulated directly under the surface-side depletion layer generation region expected in the contact-forming and etch-stop layer 17 and locally opens the channel portion below it. Since the sensitivity of photo FETs is determined by the ratio of photo-induced charge accumulation time and electron transit time, the spatial overlap of electrons and holes is reduced to increase the recombination lifetime of the holes, and the Valenspand-side heteroparia.
  • the response speed can be reduced to several to several tens / s, but the photosensitivity can be greatly increased.
  • the active part of this element can be placed on the very surface ( ⁇ ; within lOOnm) of the element, so it has the characteristic that it can have high sensitivity not only in the infrared region but also in the ultraviolet region.
  • the material of the surface side depletion layer generation layer 17 is InAlGaAs
  • non-doped InGaAs is used as the material in the first illustrated embodiment. This is because it is desirable to reduce the scattering factor as much as possible in order to increase the electron mobility. Do not introduce impurities (retain background n-type). In the molecular beam epitaxial growth method (MBE), the background doping becomes p-type due to carbon impurities, but in this case as well, the impurities are not introduced intentionally, and the pear layer 16 or the n-InP layer 18 is modulated and doped. Therefore, it is desirable to adjust the conductivity of the channel. It should be noted that this part can be formed into a corner when the substrate-side depletion layer generation layer 13 is naturally generated. Semi-insulating semiconductor doped with deep impurity levels such as Fe instead of InP buffer layer 12 It is also possible to use the body.
  • MBE molecular beam epitaxial growth method
  • the surface potential is fixed by the gate electrode 31 of the Siyota Kipplier type.
  • the gate electrode is also used in the second and third illustrated embodiments.
  • an open gate type photo FET excluding 31 can be constructed.
  • the thickness of the channel layer 15 and the position of the surface side depletion layer generation region and the substrate side depletion layer generation layer corresponding to the impurity concentration of the channel layer 15 By adjusting the position, the fluctuation of the surface potential becomes free, and the sensitivity is improved about twice as much as when the potential of the gate electrode 31 is fixed.
  • FIG. 5 shows still another embodiment of the present invention.
  • the source electrode 30 and the surface-side depletion layer generation layer 19 with openings having a plurality of openings 26 formed at predetermined intervals are arranged in the center of the device in plan view, and they are in contact with each other.
  • the source electrode 30 is surrounded by the surface-side depletion layer generation layer 19 over the entire circumference, and the drain electrode 32 is arranged in a frame shape around the periphery. It is that everything looks go-go.
  • the source electrode 30 is in contact with the non-doped InP paria layer / etch stop layer 16 and the p-InGaAs cap layer 20, and the p-InAlGaAs surface side depletion layer generation film 19, and the original gate electrode is connected to the source electrode. It has become a structure.
  • the drain electrode 32 is connected via the IT0 film 25, and the conductivity of the FET channel is ensured by making the IT0 film 25 adjacent to the surface side depletion layer generation film 19.
  • the source electrode 30 is surrounded by the surface-side depletion layer generation layer 19 and the channel layer 15 over the entire circumference, and the surface-side depletion layer generation layer 19 is the source-drain electrode 30. , 32 and is surely interposed in the middle of the current path of the channel layer 15 as in the above-described embodiment, and the operation and effect are the same as in the previous embodiment. The same thing is expected. That is, the current path between the source-drain electrodes 30 and 32 can be completely blocked by the surface-side depletion layer 21 extending into the channel layer 15 when no light is irradiated.
  • FIG. 6 shows an example of the element structure in which the photosensitivity is further improved by using the geometrically formed current confinement region 38
  • FIG. 7 shows an example of the manufacturing process. It shows.
  • the substrate side depletion layer generation layer / back gate layer 13 by the p-type InP isolation layer is in contact with the lower side (substrate side) of the channel layer 15.
  • this connection relationship is a non-doped InGaAsP grade.
  • the non-doped InGaAsP grade layer 27 has the effect of expanding the depletion layer regardless of the conduction type. In other words, when this layer 30 is added, there is an advantage that the element characteristics can be easily maintained against the fluctuation of the material characteristics.
  • the non-doped InP barrier layer 16 is also electrically connected to the channel layer 15 via the non-doped InP spacer layer 28 and the n-InP modulation doped layer 29 in this embodiment.
  • an elliptical blind hole 37 having a width of 1.5 im and a length is individually shown in FIG. 7 (A).
  • a large number of gaps are formed so as to pass through at least the channel layer 15 in the cross-sectional direction at appropriate intervals, for example, about 0.2 to 0.5 ⁇ , and the current constriction is formed between the adjacent blind holes 37, 37.
  • the region 38 is determined and restricted so that current can flow through the channel layer 15 only through the current confinement region 38.
  • the current confinement region 38 can be further miniaturized by using both dry etching and wet etching using HI ⁇ hydrogen gas, which is also effective in terms of the current confinement effect.
  • the n + InGaAs contact layer 39 on the surface of the current confinement region 38 is removed by selective etching using a hydrogen peroxide phosphate system, and the current confinement region 38 is reset.
  • a trench structure 36 is formed to divide the photosensitive region into a source side and a drain side.
  • a surface-side depletion layer is formed.
  • a compound semiconductor regrowth thin film 19 used as a layer is formed.
  • This surface-side depletion layer generation layer 19 also covers the side of the layer structure exposed on the inner wall surface of the blind hole 37, and this layer structure including the channel layer 15 even when the blind hole 37 is filled with another material layer. Current leakage through the side of the is also suppressed.
  • the insulating film and a part of the regrowth compound semiconductor thin film 19 are removed, and suitable as a source electrode 30 and a drain electrode 32 by a lift-off process.
  • a conductive material such as AuGe / Ni / Au is deposited.
  • a gate electrode 31 such as Ti / Pt / Au is deposited by a lift-off process.
  • the element of this embodiment is a Schottky gate FET or a pn junction FET whose current path is narrowed by a pair of blind holes 37 in the channel width direction as a whole.
  • the difference from the previous device is that, as shown in Fig. 10, which will be described in detail later, according to the purpose of the present invention, one of the source and drain electrodes surrounds the other in plan view.
  • the channel layer 15 itself and the depletion layer generated by the surface-side depletion layer generation layer 19 surround the elongated source electrode 30 so that the current path in the channel layer 15 can be shielded reliably.
  • the generated potential tends to dissipate to the substrate side because the panda potential rises to the buffer side.
  • the element of the embodiment shown in FIG. 6 is similar in that the P-InP or InAlGaAs regrowth layer 34 constituting the surface-side depletion layer generation layer lifts the surface-side conduction panda. The dissipated holes to the substrate side can be suppressed.
  • the band slope structure by the grade layer 27 can realize a panda profile that drifts holes from the substrate side to the surface side. As a result, high photosensitivity can be ensured. It should be noted that such a configuration incorporating the grade layer 27 and the modulation dope layer 29 can be applied as appropriate to the other embodiments.
  • a panda offset structure by effectively combining four types of parameters according to the type and concentration of fixed charge, the dissipation of majority carriers and minority carriers is prevented, and intermittent blind holes 37 are adjacent to each other.
  • the sensitivity of the photo FET can be improved by narrowing the path of many carrier currents according to the gap distance between them, and matching the current path with the optical carrier accumulation part in the gate region.
  • FIGS. 8A and 8B show an embodiment in which the light receiving area is expanded to several tens of ⁇ angles or more by integrating the elements shown in FIG.
  • This figure ( ⁇ ) is an overall bird's-eye view.
  • Figure ( ⁇ ) is a diagram showing the part enclosed by the imaginary line frame Ea in the figure ( ⁇ ) and crushed.
  • the source electrode 30 is etched on the surface side depletion layer 21 (in the illustrated case, the n-InP modulation doped layer 18 (FIG. 1) on the upper surface is etched into a groove shape as described above).
  • the recess region 17 'that has disappeared is formed under the recess region 17,) of the Schottky contact forming / etching stop layer 17) and the drain electrode 32, so that the structure of the present invention is also satisfied.
  • the source and drain electrodes 30 and 32 are connected to bonding pads 30 "and 32" via wiring paths through three-dimensional wiring through-holes 41 formed in the insulating film 40 covering the element surface.
  • the separation groove 34 circulates around the entire photosensitive area. This separation groove 34 is the first! ⁇ Also shown in Fig. 3, especially Fig. 3 As shown in Fig. 4, the wall surface is opposite to the frost law depletion layer / backgut layer 13 and is larger than the band gap of the channel layer 15 or the substrate side depletion layer / backgate layer 13 It is desirable to be covered with a layer.
  • Fig. 9 (A) shows another example of integration
  • Fig. 9 (B) shows only the main part, but the photo FET structure shown in Fig. 6 is used as the source electrode.
  • An embodiment in which the light receiving area is enlarged by forming a large number between the interdigital electrode structure 44 in which 30 and the drain electrode 32 are nested is shown. Also in this case, the basic structure of the present invention is of course adopted.
  • the source electrode 30, including the portion corresponding to the common root of each tooth of the plurality of combs, is surrounded by the surface side depletion layer generation layer 19, and the drain electrode 32 is also Similarly, since the source electrode is surrounded, the channel layer surrounding the source electrode 30 has no portion in contact with other than the source and drain electrodes.
  • this saddle-shaped structure When this saddle-shaped structure is extended spatially, it is equivalent to a planar structure in which the surface-side depletion layer generation layer 19 is concentrically formed with the central source electrode, and the concentric drain electrode is formed on the outer side. become. In fact, even such a structure is acceptable.
  • a plurality of the source electrodes arranged in parallel are connected to the bonding pad 30 "for the source electrode, and the wiring for the drain electrode is connected to the bonding pad 32" for the drain electrode.
  • the channel layer around the current confinement region 38 between the source and drain electrodes is generated due to the presence of the surface-side depletion layer generation layer 19 between the source and drain electrodes.
  • the majority carrier current path is narrowed, and the sensitivity improvement effect can be obtained by matching the current path with the optical carrier accumulation part under the depletion layer generation layer in a plan view.
  • the photo FET shown in Fig. 6 is simply used as a field effect transistor to form an independent read FET 45, which is an element.
  • a structure that enables reading of individual elements of the detector array by providing an address signal from the three-dimensional wiring 46 provided near the group.
  • FIG. 10 shows an example of a two-dimensional matrix structure in which the elements of the present invention shown in FIG. 1 are integrated.
  • the source electrodes 30 of the first element shown in the first row arranged in a matrix are connected to each other in the same row by the wiring 30 'and connected to the source electrode bonding pad 30 "provided on an appropriate substrate.
  • the gate electrodes 31 belonging to the same column are electrically connected to each other by the wiring 3 and connected to the bonding pad 31 "for the gate electrode.
  • the basic shape of the photo FET shown in Fig. 1 has a three-dimensional combination of the photodetector and the FET as described above. Therefore, the photo-generated holes are gathered under the gate and light is generated by changing the FET threshold.
  • it has a matrix switch g that shuts off the photocurrent output by negatively biasing the gate Sffi even when light is irradiated.
  • the drain current is plotted against the gate bias voltage during light irradiation, and the broken line is plotted against the gate bias voltage.
  • the top curve of the solid line which is the drain current vs. drain voltage characteristic in IV
  • the drain current can be cut off even during light irradiation.
  • the gate bias is + 0.4V
  • the drain current does not flow at a drain bias of 0.5V, so that it functions as an effective photodetector.
  • Fig. 12 shows each cell of compound semiconductor photo FET array 51 assembled using the element of the present invention.
  • a schematic diagram is shown in the case of configuring a smart pixel hybrid integrated circuit device (IC) 50 provided with a read FET 45 and configured to read an image signal for each column.
  • conventional compound semiconductor image sensors have a structure called FPA, which is connected to a two-dimensional charge amplifier array using silicon LSI by a bonding process.
  • FPA semiconductor image sensors
  • the element of the present invention is used for the photo FET array 51 and the read FET 45, the signal from the photo FET array 51 is read by the existing silicon signal processing circuit 53 for each column by the pixel column selection signal 52.
  • the mounting method and driving method can be greatly simplified. Conventionally, there has been no report of smart pixels using compound semiconductors, but according to the element of the present invention, such even more excellent smart pixels can be provided.
  • the readout circuit In an FPA structure that requires a two-dimensional readout amplifier array, the readout circuit is not allowed to exceed the area of one pixel, so it was impossible to leave the category of simple buffer amplifiers and matrix switches.
  • the IC circuit required for the module shown in the figure is a one-dimensional array, the width per channel is limited to about 100 m, but the depth direction can be extended over a dozen thighs.
  • Transistor elements of about the size of transistors can be arranged in one dimension. Therefore, it is possible to perform signal processing far higher than that of a two-dimensional array.
  • the photo FET of the present invention has a sensitivity several thousand times that of a normal PIN photodiode, as a result, it is necessary to integrate a current of several / XA level. Since it is difficult to secure time, digital signal processing is essential. However, this problem can be easily solved by removing the DC component of the optical signal modulated as the signal processing circuit 53 by the silicon IC with a high-pass filter and detecting in synchronization with the phase of the reference signal so that only the modulation frequency component is detected. Take out (lock-in amplifier detection), add the output of the AD converter digitally, and calculate the integral value of each channel in parallel Serial data can be sent sequentially by the real conversion circuit, and the processing results can be easily connected to a personal computer using a USB connector.
  • FIG. 13 shows a schematic diagram of an infrared camera 55 in which a USB module 54 using a smart pixel hybrid IC 50 is incorporated.
  • an infrared image corresponding to a specific wavelength can be acquired with high sensitivity.
  • the processing information can be sent to the personal computer via the USB connector 56 or the like.
  • FIG. 14 shows a case where a USB module 54 similar to the USB module 54 shown in FIG.
  • incident light is incident from an optical fiber 59 and passes through a condensing mirror 60, a diffraction grating 61, and a focus mirror 62 in this order according to the structure of a normal Czer Nitana spectrometer. Project onto the photo FET array 51) of smart pixel hybrid IC50 and measure its spectrum. Note that in the case of spectroscopic measurement, the gate function is not required. Therefore, the gate electrode is not usually formed by leaving the recess region 17 'shown in Fig. 9 as it is, but a one-dimensional array of open gate type photo FETs.
  • the mouth-in detection function can be added by synchronously driving the semiconductor laser and LED in synchronization with this module.
  • Transmission scan Bae Kutoramu characteristics of infrared light corresponding to the light source wavelength by using the present module can be measured with extremely high sensitivity, CO, C0 detection of harmful gases 2 and the like, such as oxygen concentration of hemoglobin to the body is sensitive Can be detected.
  • CO, C0 detection of harmful gases 2 and the like such as oxygen concentration of hemoglobin to the body is sensitive
  • the spatial distribution of the spectrum can be measured.
  • a high frequency signal corresponding to the modulation frequency is directly applied to the gate electrode of a photo FET having a gate electrode, and several tens of Hz. To several MHz By modulating the sensitivity of the photo FET, high-speed mouth-in detection becomes possible.
  • Reference 1 we have measured the intensity and phase of the image signal simultaneously by performing lock-in detection while shifting the phase by 90 °, as in the development example of the smart pixel rangefinder in visible light. It is possible to construct a compact infrared real-time rangefinder using smart pixels. Infrared light is suitable for application to car collision prevention devices, etc.
  • FIG. 15 shows an example in which the smart pixel hybrid IC50 shown in FIG. 12 is applied to optical topography, which is attracting attention as a non-invasive diagnostic technique.
  • the parallelism of light is utilized by the silicon CCD or CMOS image sensor, but in the ultraviolet or infrared range, there is no highly sensitive array device comparable to the silicon CCD PMT and a single avalanche 'photodiode' are still used. Therefore, in order to acquire two-dimensional or three-dimensional data, it was necessary to rely on a mechanical sweep of the aperture mechanism, and a huge amount of time was required.
  • smart pixels based on hybrid integration of a two-dimensional array of composite photo FETs with high sensitivity from the ultraviolet to the infrared region and a silicon integrated circuit for parallel signal processing.
  • Incorporating the Neuprid IC50 into a light-edge dyne microscope 70 can quickly measure the intensity and phase of infrared faint light at several tens of MHz using the light-edge dyne to obtain a three-dimensional topography of a living body. it can.
  • This optical dyne microscope 70 has a function that integrates hundreds of PMTs and mouth-in amplifiers.
  • a large optical CT (computerized tomography) system that occupies one room is also available. It is possible to reduce the weight to a compact portable type that can be used for clinical use.
  • incoherent light emitted from a femtosecond laser or white light source 78 is used. Is branched by a two-branch optical fiber 71, one of which is modulated by the acousto-optic modulator 73 through the delay element 72 at the first frequency fiHz, and then guided to the illumination system to irradiate the sample 75, and the other is acousto-optic. After modulating at the second frequency f 2 Hz by the modulator 74, the material light of the modulation frequency f 1 reflected from the sample 75 and converged by the objective lens 76 is reflected from the sample 75 and the reference light.
  • the beam splitter 67 combines the signals, and the smart pixel hybrid IC 50 extracts the -f 2 component corresponding to the difference frequency between the material light and the reference light. In this way, only the interference component between the illumination light and the material light is detected. As a result, phase information of the light reflected from the sample 65, that is, a hologram is electronically acquired.
  • the leakage current has been greatly reduced by eliminating the difficulty in manufacturing, which has been a problem in the past.
  • a photo FET with sufficiently high photosensitivity is provided, which suppresses dark current well and is very close.
  • the photo FET of the present invention can be used as a two-terminal photodetector when the gate electrode is removed, and with the gate electrode provided, it has electronic sensitivity adjustment, high-speed modulation, and an ON-OFF switch. It can be used as a three-terminal optical detector.
  • the photo FET of the present invention since the photo FET of the present invention has a function of storing photo carriers as a majority carrier in the depletion layer generation layer, the light receiving area does not depend on the minority carrier diffusion length, and the element can be relatively freely used. The area can be enlarged. Therefore, it is relatively easy to provide a millimeter-order light-receiving surface like a conventional PMT. Furthermore, the photo FET of the present invention has a structure using a lower barrier layer of HEMT, which is a kind of compound semiconductor FET, as a light absorption layer. Since it can be said, a photo FET and a normal FET can be easily integrated by the same process using the same Epitax Chanore layer. In addition, it can be manufactured using only standard optical exposure equipment such as i-line stepper suitable for mass production, wet etching, and electrode lift-off process, and does not require a fine and complicated manufacturing process.
  • the present invention can also provide a smart pixel-nominated printed integrated circuit device using a compact and high-performance compound semiconductor-based device.
  • a smart pixel-nominated printed integrated circuit device using a compact and high-performance compound semiconductor-based device.
  • an extremely small and highly reliable high-sensitivity sensor, a spectroscopic photodetector, An optical heterodyne microscope can also be provided.

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Description

光電界効果トランジスタ， 及びそれを用いた集積型フォトディテクタ
技術分野
明
本発明は、 実質的にフォトダイオードと電界効果トランジスタ（以下、 "FET" と略称 田
することもある）とが一体化ないし複合ィ匕されて構成されたフォトディテクタである光 電界効果トランジスタ（以下、 "フォト FET" と略称することもある）の改良に関する。
.背景技術 近赤外領域におけるフォトディテクタ、 特に複数のフォトディテクタを一次元ないし 二次元ィ匕したフォトディテクタアレイは分光システム用検出器や赤外線カメラとして、 医療、 防災、 工業検査用途等に広範な需要がある。 例えば医療、 生体計測分野において は、 検出対象波長域を 0. 7〜0. 9 / mの赤外域に置いたものがヘモグロビンの分光特性を 利用した生体内酸素監視装置や血管像の認証システムとして商品化される等、 その無侵 襲性が再認識されている。 波長 1. 2〜1. 5 μ πιの赤外域を検出対象とする場合にはさらに 生体内透過性が増加するし、 人が直視しても安全な所謂 "eye safe (アイ 'セィフ）" で あることから、 光トボグラフィ（Optical Topography)による診断や生！^証へとその適 用範囲が拡大する。 また、 近年注目されている蛍光標識による単一分子検出に関連しては、 一重項酸素に よる生体内発光が 1269ηπιであること等からして、 赤外域における微弱光検出システムの 需要は大きレ、。 防災、 セキュリティ分野においても、 比較的強い照明が可能であり、 温 度や水分等、 特定の物質に対応した赤外光吸収特性を利用して、 生体認識機能や温度計 測機能を強ィ匕した暗視カメラの実現が期待されている。 さらに波長域が 4μ πιまで拡張さ れると、 熱画像や COなどの有毒ガスの検出が可能になり、 防災ゃリモートセンシングに 応用可能となる。
もう一つの重要な応用分野は "スマートピクセル" と呼ばれる機能付き撮像デパイス を使用した距離や動体認識の分野である。 例えば下記文献 1に認められるように、 数 MHz で変調された光の位相から距離を計測するカメラが開発されている。 このカメラは シリコン CCD(Charge Coupled Device)と変調周波数に同期したスィツチにより、 いわ ゆるロックイン検出を行っている。
文献 1： Robert Lange and Peter Seitz, 'So丄 id - State Time - of -Flight
Range Camera" , IEEE JOURNAL of QUANTUM ELECTRONICS, VOL. 37, NO. 3, p. 390-397 (MARCH 2001)
ここで基本的なフォトディテクタ自体の構造に目を向けると、 従来の赤外域を検出対 象とするフォトディテクタは、 概ね下記 1)〜3)のタイプに分けられる。
1) 光入射により光電変換面から出射した電子を増倍して電荷を検出する形式の光電子 增倍管 (PMT： Photo- Multiplier)や、 電子增倍機構付きの CCDカメラ（例えば浜松ホトニ クスネ環の Electron Bombardment CCD Camera： EB- CCDカメラ）
2) ィ匕合物半導体中の光励起電流を検出する PINフォトダイオード
3) 光起電流を半導体内で増倍するアバランシェ ·フォトダイオード
し力 し、 PMTおよぴァパランシェ ·フォトダイオードの場合は、 光によって発生した 電子を真空中や固体中で加速し、 増倍するために高レヽ加速電圧が必要とされ、 また、 增 倍特性のばらつきが大きく、 本来的に集積ィ匕は困難な問題がある。 上述の EB - CCDカメラ でも、 実際には数ポルトで静電破壌される微細 CCD素子と加速電圧 1 KVを必要とする電 子增倍板を組み合わせることが難しく、 製品としても高価になり、 広範な需要を満たす レベルには至っていない。 一方、 化合物半導体を用いた PINフォトダイオードは構造が 簡単で集積化も比較的容易という利点はあるものの、 感度が低く、 シリコン CCDのよう な電荷蓄積機構がないため、 外部増幅器による読み出しノイズの影響が大きくて、 検出 限界が大きく劣るという問題があった。 '
従来のフォトディテクタのもう一つの重大な問題は、 感度を有する波長域が限定され ていることである。 可視域での撮像素子は種々発達して来ているが、 波長 150nmから 350nmの紫外域や 1 μ m以上の赤外域では十分な感度を持たず、 広範囲の波長領域に対応 するためには複数の感度特性を有するフォトディテクタを配置する必要があり、 光学シ ステムとしても複雑になっていた。 ·
化合物半導体系ではなく、 シリコンを感光層とする可視から近赤外領域までのフォト ディテクタならば、 光起電流を半導体内部に構成したトランジスタで増幅するフォトト ランジスタが光リレーや撮像素子に用いられている。 特に M0S型トランジスタを用いた CMOSイメージセンサーは、 単一画素内でフォトディテクタと M0SFETを結合したァクティ ブセル方式を取り、 集積化が容易であることから、 高解像度カメラやビデオカメラ用撮 像素子として普及しつつある。
さらに、 下記文献 2, 3に認められるように、シリコン系では VMIS (threshold Voltage Modulation Image Sensor)と呼ばれるフォトディテクタもあり、 このデパイスでは埋め 込み型フォトダイォートの出力を素子内部で M0SFETのパックゲートに結合することを図 り、 フォトディテクタと FETとの結合を素子内部で形成された p型ゥエルで実現してい る。 . 文献 2： 特開 2004- 241487号公報
文献 3 : 東京都豊島区巣鴨ト 14- 2， CQ出版株式会社発刊，
トランジスタ技術 2003年 2月号 P160 "VMISイメージセンサーの動作原理" し力 し、 ソース， ドレインの各コンタクト部分ではゲート絶縁膜であるシリコン 酸ィ匕膜を当然に除去せねばならないため、 そのままでは光生成されたキャリアも排出さ れてしまう。 そこで例えば、 ゲート電極とソース電極の周囲にホール蓄積層を設ける等 の追加の工程が必要になるし、 横方向に不純物の濃度勾配を設け、 それにより生成する ポテンシャルパリアによってキャリアがソース電極から流出するのを防がねばならず、 このような不純物分布の形成には、 追加して複数回のイオンインプランテ一ションプロ セスが必要であること、 両極性デパイスであるので素子分離が困難であることなど、 通 常の CMOSィメージセンサーに比べて製作工程は複雑である。
赤外域に感度を持つ化合物半導体デバイスを撮像素子として集積したものとしては、 表面実装方式 (FPA: Focal Plane Array)で 320x256画素から VGA (640x480画素）クラスの集 積度を持つ赤外線カメラが従来からも開発されている。 この赤外線カメラは従来の撮像 管方式の赤外線カメラに比べ、 軽量で高感度、 力つ残像が少ないので、 次第に普及しつ つある。 しかし、 FPAに用いられている受光素子はそれ自体ァドレシング機能を持たない ため、 撮像素子を実現するためには二次元の化合物半導体 PINフォトディテクタを薄片 化した上で、 二次元のシリコンチャージアンプアレイと貼り合わせする等、 複雑な工程 が必要である。 また、 単体の PINフォトディテクタと同様に、 たかだか入射光のフォト ン数に対応する電子 ·正孔対によって誘起された微少電流を増幅する必要があるため、 外部増幅器による読み出しノィズの影響が大きレ、という問題が残っている。
同じく赤外域に感度を持つ化合物半導体デバイスとして、 他にもへテロパイポーラ トランジスタゃ高移動度トランジスタ（HEMT)などの能動素子を受光ェレメントに組み込 んで高感度フォトディテクタに応用するための研究がなされている。 こうした中にあつ ても、 これまでは主として高周波、 無線分野に広く利用されているュニポーラ素子とし ての電界効果トランジスタをフォトディテクタの単位素子構造としても援用できれば、 構造が単純であるため、 集積化や素子面積の拡大が容易であるに加え、 高速、 低消費電 力な素子が提供できる可能性が高い。 また、 本質的な動作領域が表面であるために広い 波長感度特性が期待できるとの議論も従来からもなされていたし、 実際、 下記にも述べ るように、 かなりな研究結果も認められる。
例えば、 化合物系 FETを基本構造とするフォト FETは、 まず GaAs基板上の GaAs/AlGaAs 系材料において発達してきた。 し力 し、 光の入射領域となり電流電路ともなるチャネル 領域を挟むバッファ層に GaAs層を用いていると、 下記文献 4に認められるように、 感光 波長は 850nm以下に限定される。
文献 4： Hong j oo Song, Hoon Kim, 'Analysis of AlGaAs/GaAs Heterojunction
Photodetector with a Two-Dimensional Channel Modulated by Gate Voltage" Extended Abstract of the 2003 International Conference on Solid State Devices and Mateerials, Tokyo, 2003， pp. 186 - 187 そこで、 さらなる高速化、 感光波長範囲の拡大を目指し、 In0.53Ga0.47As、 InGaAsP, I¾ 52Al0. 48As等、 Inを含む材料が利用され始めてきた。 InP基板上の InGaAs系材料にお いては、 歪みを加えた場合でも波長 2. 5〃 mが限界であるが、 波長 4〜6〃mに感度を有す る InSb、 InAsSbを感光層に用いた FPAアレイも開発されており、 熱イメージや有害ガス センシングに使用されつつある。
GaAs/AlGaAs系材料においては基板とェピタキシャル成長界面との界面、 あるいはェ ピタキシャル成長後の表面と SiNxや Si02等の誘電体絶縁膜との界面にぉレヽて深レ、不純物 準位が発生し、 フェルミ準位がバンドギヤップの中心付近にピニングされるため、 キヤ リアが空乏化し、 界面に半絶縁層が形成されるが、 Inを含む材料系においては、 表面や 界面に導電層が形成される傾向にある。
これを言い換えると、 GaAs/AlGaAs系材料用いて FETを作成する場合は、 素子界面に発 生する表面準位の影響を打ち消すだけのドナーを導入することでチャネルの導通を図る 必要があつたが、 逆に InGaAs/InP系材科の場合は、 表面や界面に発生する導電層の影響 による、漏れ電流を抑制する必要があるということである。
それでも InPに格子整合した InAlAsはショットキパリアの形成が容易であるため、 下 記文献 5等に認められるように、 InP基板上に InGaAsチャネルを用いた FETが提案されて おり、 チャネル層を挟むパリア層として InAlAsを用いることが一般的に行われていて、 一応、 現時点での最高速 HEMTデパイスはこの系で実現されている。
文献 5： Yoshimi Yamashita, Akira Endoh, Keisuke Shinohara, Kohki Hikosaka,
Toshiaki Matsui, Satoshi Hiyamizu, and Takashi Mimura,
"Pseudomorphic In0_ 52A10- 48As/In0 7Ga0 3As HEMTs with an Ultrahigh fT of 562GHz"
IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 10， p. 573, (OCTOBER 2002) しかし、 一方では欠点もあり、 光吸収層となる InGaAsチャネル層が薄いために長波長 光に対する光吸収効率が悪く、 ァライメント精度を要する素子端面を受光部とした導波 路型結合にする等の改善が必須となる外、 ノ リア層として用いた InAlAsは大気中の酸素 や水分と反応するため、 信頼性の点にも課題が残っているし、 不純物の移動が容易であ るために、 閾値が不安定になり易い問題も残っている。 信頼性の観点からは、 グート材料として A1を含まなレ、 InPを用いる方が有利であるも のの、 ショットキ接合の形成が困難であることや、 表面漏れ電流の発生、 基板とェピタ キシャル成長界面における漏れ電流の発生等の問題が生ずる。
こうした点も既に認識されてはおり、 幾つかの解決策が開示されている。 例えば下記 文献 6に認められるように、 HEMT構造を基本としたフォト FETにおいて、 p型 InAlAsによ る表面ポテンシャルのピニングを用い、 日音状態では表面からの空乏層を伸展させること でソース一ドレイン電流を遮断し、 一方、 光照射時においては、 ゲート領域における正 孔の蓄積による電子を誘起し、 増幅作用のあるフォトディテクタを構成しょうとした試 みがある。
文献 6： 特開 2001- 111093号公報
また、 下記文献 7等に認められるように、'フォト FETの構築までは意識せず、 通常の FETとしての改良案であるが、 InP基板とェピタキシャル成長界面における導電性欠陥の 影響を除くべく、 基板にきる溝を形成することによりこれを回避しようとした提案が める 0 .
文献 7： 特開平 5- 275474号公報
さらに、 本発明者等の手になる下記特許文献 8に認められるように、 電流経路を量子 細線を用いて制限したり、 あるいはまた下記文献 9, 10に認められるように、 量子ボイ ントコンタクトを用いて制限することで、 光検出感度を従来に比せば飛躍的に向上させ たものもある。
文献 8： 特開 2005- 203428号公報
文献 9： 特開 2001- 332758号公報
文献 10 : 特開平 9- 260711号公報 しかし、 シリコン系ではなくて化合物半導体系の FET構造によるフォトディテクタに 特ィ匕して考えても、 従来例の中にあっては優れていると思える上記文献 6に開示の技術 でさえ、 実際にその趣旨に従って素子を作成してみると、 未だ十分に満足とされる光感 度を持つフォト FETは得ることができていない。 特に、 撮像素子に応用可能な表面入射 型フォト FETを実現するためには、 光吸収層を十分厚く形成する必要がある。 また、 漏 れ電流に対しての考慮も乏しく、 チャネル長方向と直交するチャネル幅方向の縁を介し ての漏れ電流も抑制はされていない。 上記文献 7に開示されているような溝掘り技術を 援用するにも、 本件発明者の経験から言えば、 誘電体絶縁膜を形成すると溝の表面から 漏れ電流が発生し、 有効な手段とは成り得ない。
さらに、 文献 8， 9及ぴ 10に認められるような構造は、 電子線露光法などによる極微細 加工により形成せねばならないし、 文献 10に認められるように電流狭窄部分を作るにも 微細な間隙の調整が必要なことから、 サブミクロン精度の露光装置が必要となる。 この ような高い精度を装置に要求することや、 工程数の多さ、 ないし困難さは、 もとより望 ましいことではなく、 'その割には未だ満足な光感度が得られていないため、 将来的にも そのまま推し進めて行くことを推奨するに足る技術とはなり得ていない。 そもそも高感 度なフォト FETを得るのに量子構造が必須であるということでもない。
本発明はこのような従来の実情に鑑みなされたもので、 文献 2， 3に開示されているよ うなシリコン系ではなく、 波長帯域の拡長に有利な化合物半導体系のフォトディテクタ として、 従来例素子群の短所を除去ないし低減し、 せいぜい解像度 0. 5 Ai m程度の通常の フォトリソグラフィ装置で簡易に製造可能な素子寸法でも十分に高い光感度を得ること ができ、 カゝっ漏れ電流も確実に抑え込める二次元、 三次元的な再現性の良い素子構造を 持つフォト FETを提供せんとするものである。 発明の開示
本発明では、 上記目的を達成するため、 光発生キャリア寿命の短いシリコン系では なく、 光発生キャリア寿命を比較的長く取れる化合物半導体系のフォトディテクタにお ける改良として、 次のような構成のフォト FETを提案する。
すなわち、 ソース電極とドレイン電極間の電流経路を構成すると共にそれらソース 電極とドレイン電極の間においてフォトダイォードの一部であって感光領域の一部でも あるチャネル層が基板上に形成されている化合物半導体系のフォト FETであって； 基板とチヤネル層との間に設けられ、 チヤネル層に対しホモ接合またはへテ口接合 を形成し、 基板側からチャネル層に基板側空乏層を伸ばすと共に、 チャネル層に光が照 射することで光発生したキャリアによつてパックゲートバイァスを掛ける凝反側空乏層 生成層兼パックゲート層と；
チャネル層の表面側に設けられ、 チャネル層よりパンドギャップが広く、 光発生し たキャリアの一方をチャネル層に走行させ、 他方を停滞ないし遮断させるバリア層と ； チャネル層の表面側に設けられ、 表面側からチャネル層に表面側空乏層を伸ばし、 光の非照射時には当該表面側空乏層を基板側空乏層に接触させてチャネル層の内部の電 流経路を閉じ、 素子をオフ状態とする表面側空乏層生成層と ；
を有して成るフォト FETを提案する。
このような構造により、 従来の素子群に比し、 光の非照射時における暗電流 (漏れ電 流）を大幅に押さえ込み、 光の照射時には効率良くこれを検出できる作製容易なフォト FETが提供される。
上述の基本構造に加え、 本発明ではさらに付与すると望ましい構成も開示する。 すな わちまず、 チャネル層を走行させるキャリアを電子として設計するときに、 バリア層は 当該チャネル層との界面においてパレンスパンドにおけるバンドオフセットをコンダク シヨンバンドにおけるバンドオフセットよりも大きくするものであり、 もって正孔のみ を当該界面に選択的に閉じこめるようにしたフォト FETを提案する。
また、 基板側空乏層生成層兼パックゲート層は、 チヤネル層内の多数キヤリアとは 反対の極性であるか半絶縁性であり、 チャネル層よりも広いパンドギヤップを持つよう に構成することや、 基板側空乏層生成層兼パックゲート層の側面が半絶縁性である力反 対極性でバンドギャップの大きな層で覆われた埋め込み構造となっている構成とするこ とも望ましい。
さらに、 上記の基本構成に加えて、 チャネル層の下に接するグレード層を設け、 こ のグレード層の持つパンド傾斜構造により、 '光照射で発生したキヤリァを基板側から表 面側にドリフト移動させるように構成することも大いに望ましい。
また、 構造的な工夫としても、 表面側空乏層生成層に点々と複数個の開口を開け、 この開口付きの表面側空乏層生成層の上に当該開口を全て充填するよ.うにソース電極と ドレイン電極の中の一方を形成する構造も提案できる。
別な構造的工夫としては、 チャネル層には断面方向に見て少なくとも当該チャネル 層を抜け切る盲孔が間隔をおいて複数形成されているようにし、 互いに隣接する盲孔の 間の部分を電流狭窄領域とし、 チャネル層内を流れる電流はこの電流狭窄領域のみを介 して流れるように図ると実効的に感度はさらに向上する。 なお、 この構造の場合には、 表面側空乏層生成層は盲孔の内壁面に露呈する層構造側面を被覆もしているように図る のが良い。
本発明の望ましい一態様として、 漏れ電流を構造的に防ぐには、 ソース電極及ぴド レイン電極の一方の電極は平面的に見てチャネル層により囲繞され、 他方の電極はチヤ ネル層を囲繞しているように構成すると良い。
本発明はいわゆるオープンゲート型のフォト FETを構成できるが、 逆にゲート電極付 きのフォト FETもちろん提案でき、 上述した構成に加え、 ソース電極及ぴドレイン電極 間の途中にあってチャネル層上に形成された表面側空乏層生成層の上にショットキまた は pn接合を形成するゲート電極を構成することができる。 当然のことながら、 このよう なゲート電極があれば、 ゲートバイアスによる感度調整や出力のスィツチング機能を発 揮させることができる。
本発明ではまた、 このようなフォト FETを複数集積して成る集積型フォトディテクタ も提案する。 この場合、 隣接する個々のフォト FETの間は基板に至る分離溝により分離 するのが良い。 また、 分離溝の壁面は、 基板側空乏層生成層兼バックゲート層とは反対 極性でチャネル層または基板側空乏層生成層兼パックゲート層のパンドギャップよりは 大きな層で覆うのが良い。
このような複数の光電界効果トランジスタは通常は行列（二次元マトリックス配置） に設けられるが、 本発明ではこのとき、 各行ごとに上述した本発明フォト FETを光検出 のためではなく読み出し用電界効果トランジスタとしても同一ェピタキシャル層構造で 形成することを提案する。 これはスマートピクセルノヽィプリッド集積回路の構築を容易 にし、 ひいてはこれを用いた口ックイン検出モジュール付きの小型カメラゃ高感度小型 分光器、 あるいはまた光へテ口ダイン顕微鏡の開発を大いに促進する。 図面の簡単な説明
第 1図は本発明の望ましい一実施形態としてショットキパリアを用いたフォト FETの 概略構成図である。
第 2図は本発明の望ましい一実施形態として pn接合を用いたフォト FETの概略構成図 である。
第 3図は本発明の望ましい一実施形態として再成長による側面埋め込み層を用いた フォト FETの概略構成図である。
第 4図 (A) は第 1図に示した本発明フォト FETの表面空乏層を含む部分を断面方向に 沿って見た場合の深さ方向のパンドプロファイルによる説明図である。
第 4図 (B) は第 1図に示したフォト FETのチャネル長方向のバンドプロファイルによ る説明図である。
第 5図は本発明の望ましい一実施形態として開口付き表面側空乏層生成層を有する フォト FETの概略構成図である。
第 6図は本発明の望ましい一実施形態として幾何的に形成した電流狭窄領域用いて さらに光感度を向上させたフォト FETの概略構成図である。
第 7図 (A)は第 6図示実施形態のフォト FETの一作製工程例において電流狭窄領域を確 定する工程の説明図である。
第 7図 (B)は第 7図 (A)の工程に引き続き電流狭窄領域にリセス構造を形成する工程の 説明図である。
第 7図 (C)は第 7図 (B)の工程に引き続き表面側空乏層生成層を形成する工程の説明図 である。
第 7図 (D)は第 7図 (C)の工程の後、 必要に応じてゲート電極 31を蒸着形成する際の 説明図である。
第 8図 (A)は第 .1図示本発明フォト FET素子の集積化を図ることで数十 m角以上に受 光面積を拡張する場合の説明図である。
第 8図 (B) は第 8図 (A)中、 仮想線の枠 Eaで囲った部分を抜き出し、 一部破砕して示 す説明図である。
第 9図 (A) は第 6図に示したフォト FET構造を集積化した場合の一例の概略構成図で ある。
第 9図 (B) は第 9図 (A) 中、 要部を抜き出して示した説明図である。
第 10図は第 1図示の本発明素子を集積した二次元マトリクス構造の一例の概略構成 図である。
第 11図は第 10図示マトリックス構造を構成する一つのフォト FETの光照射時、 非照射 時のそれぞれにおける静特性の説明図である。
第 12図は本発明フォト FETを用いて構成されたスマートピクセルハイプリッド集積回 路装置の模式 0である。
第 13図は第 12図示スマートピクセルハイプリッド集積回路装置を用いた USB端子付き 赤外線カメラの模式図である。
第 14図は第 12図示スマートピクセルハイプリッド集積回路装置を用いた USB端子付き 小型分光器の模式図を示す。
第 15図は第 12図示スマートピクセルハイプリッド集積回路装置を用いた光へテロダ ィン顕微鏡の模式図である。 発明を実施するための最良の形態
本発明を添付の図面に従ってより詳細に説明する。
第 1図には、 本発明に従って作製された比較的基本的な構造を持つフォト FETの望ま しい一実施形態が示されている。
一般に M0CVDによる長波長半導 料においては、 残留不純物の影響でバックグラウ ンドキヤリァ濃度が波長 2. 5 μ πιまでの近赤外領域に用いられる InGaAs/InP系材料では、 n型で 2xl014〜 1 xl015cm— 3程度、 波長 6 μ mまでの赤外領域に用いられる InSbや InAsSb系 では lxl016 Cnf3程度となる。 一方で、 フォトディテクタと iJて光の吸収効率を上げるに は、 少なくとも厚さ l〜2// mの光吸収層 (感光層）を持つ必要がある。 そのため、 フォト FETとして暗状態の場合にチャネル電流を遮断し、 カゝっ光照射時に光誘起電荷に対応し た増幅電流を得るためには、 バックグランドレベルでは導通状態にあるチャネルを予め 空乏化させておく必要がある。 そこで、 第 1図示のように、 本発明のこの実施形態にお けるフォト FETでは、 半絶縁性 InP基板 10の側から後述する p型ドープ層を形成してノン ドープ n- InGaAsチャネル層 15の一部を空乏化させると共に、 ソース電極 30の全周囲を囲 繞 (いによう）するように後述のショットキ接合による表面側空乏層 21を巡らせ、 表面側 からも導電経路を遮断する。 以下にこのような構造に関し、 さらに詳説する。
従来からも、 光が照射されてオンとなったとき（導通したとき）にソース電極とドレイ ン電極間の電流経路を構成すると共にフォトダイォードの一部であって感光領域の一部 でもあるチャネル層に対し、 これを上下から挟むようにチャネル層よりもパンドギヤッ プの広いヘテロ接合層を設ける化合物半導体系の構造自体は認められる。 しかし、 例え ばこの第 1図示の本発明実施形態におけるように、 Feをドープした半絶縁性 InP基板 10 上でノンドープ InGaAsチャネル層 15を InPまたは InAlGaAsバッファ層 12の上に形成しよ うとすると、 意図するとしないとに拘わらず、 当該パッファ層 12を形成する下地層とし て、 電子伝導を示す ri-変成層 11が基板 10の表面に形成される場合がある。
従来構造においてはこの層 11の生成がチャネル層 15の下側での漏れ電流の発生要因の 一つとなっていた。 そこでまず、 第 1図示の本発明実施形態においては、 n-変成層 11の 上に InPバッファ層 12を形成してから、 さらに p-InAlGaAsによる基板側空乏層生成層で あつて後述のようにバックゲート層ともなる基板側空乏層生成層兼パックゲート層 13を 形成している。 本発明の特徴の一つとして、 意図的に基板側からも空乏層を伸ばそうと して設けられる基板側空乏層生成層兼パックゲート層 13は単層構造でもよいが、 望まし くは図示のように二層構造 13a, 13bとし、 InPパックァ層 11の上に p- InAlGaAs層 13aを形 成し、 その上に p- InGaAs層 13bを形成する。
P- InAlGaAs層 13aのみの単層で基板側空乏層生成層兼パックゲート層 13を構成し、 そ の上のチャネル層 15とへテロ PN接合を形成させた場合にも、 n-変成層 11およびノンドー プ InGaAsチャネル層 15中の残留不純物で生成した正電荷をィオン化したァクセプタによ る負電荷で補償し、 チャネル層 15を基板 10側からも空乏化させることができ、 光照射に よってチャネル層および基板側空乏層に発生した正孔をゲート下および当該基板側空乏 層生成層兼バックゲート層 13内に蓄積することにより、 表面に形成される FETのパック ゲートバイアスを掛ける（変調する）ことができる。 繰り返すと、 この P- InAlGaAs基板側 空乏層生成層兼パックゲート層 13 (13a)は n-変成層 11の有無に拘わらず、 上記のように 基板付近の電子を空乏化し、 感光領域であるチャネル層 15の底面における電流漏洩を阻 止する機能があり、 また、 チャネル層 15の下側に伸びる基板 10側の当該空乏層 22をその 深さを制御しながら生成できる。
同様に、 p - InGaAsによる基板側空乏層生成層兼バックゲート層 13bのみであっても動 作は期待でき、 光の吸収層厚を確保しながら、 FETとしての閾値 ®£を独立して設定す ることが可能となる。 二層の積層構造にしてあるのは、 その上のチャネル層 15とホモ pn
Figure imgf000017_0001
ゲート層 13bに対し、 ヘテロ接合 となる p- InAlGaAs基板側空乏層生成層兼バックゲート層 13aがあると、 発生した電子お ょぴ正孔に対するバリアがより大きくなるからである。
このような単層または積層構造の基板側空乏層生成層兼パックゲート層 13の上には、 図示のフォト FETでは引き続いての M0CVD工程等によりェピタキシャル成長させられ、 感 光層ともなるノンドープ InGaAsチャネル層 15が 0. 5〜1 n m程度の厚みに設けられ、 さら にその上にはノンドープ InPバリア層 16が 50nm程度、 そしてショットキコンタクト形成 用兼エッチストップ層 17であるノンドープ InAlGaAs層 17が 50nm程度、 n- InP変調ドープ 層 18が 50nm程度の厚みに順にェピタキシャル成長させられている。
この上に、 公知既存の技術で適当なるォーミック金属材料、 例えば AuGe/Ni/Auを用 い、 図中では中央に示されているソース電極 30を所定の距離を置いて囲繞するようにド レイン電極 32が設けられている。 作製工程ではこれらの電極 30， 32を形成した後、 Si02 あるいは SiNx誘電体膜 24をプラズマ CVD等で形成し、 ゲート電極を設ける空間を選択ド ライエッチによりソース電極 30を囲繞するように露呈させ、 InPの選択ェッチ液である 塩酸、 酒石酸系エッチング液を用いた選択エッチングにより n- InP変調ドープ層 18を選 択的に除去した。 このようにすると、 n- InP変調ドープ層 18はリセスエッチング時に掘 られる溝が横方向エッチングで横方向にも拡幅することから、 ソース電極 30を囲むよう に設けるゲート電極 31が当該導電性の高い n- InP変調ドープ層 18にはその側面において 接触させないようにしながら、 ショットキコンタクト兼エッチストップ層 17へ当該ゲー ト電極 31を接触させることができる。 ゲート電極 31の材料は例えば Ti/Pt/Au等であって 良い。
このようにエッチングにより溝が掘られ、 上面の n- InP変調ドープ層 18がなくなった 部分におけるショ.ットキコンタクト形成用兼エッチストップ層 17の当該部分は、 表面側 空乏層 22を生成する 「表面側空乏層生成領域」 となる。 その意味で、 このショットキコ ンタクト形成用兼エッチストップ層 17は表面側空乏層生成層 17であるとも言える。 この 実施形態では当該表面側空乏層生成層 17の表面側空乏層生成領域部分上にゲート電極 31 が設けられているが、 ゲート電位による電気的動作特性調整が不要な場合に.は、 例えば 所謂オープングート FETと呼ばれているように、 ゲート電極 31がなくてもフォト FETとし ては機能するので、 エッチングにより導電性の高い n-InP変調ドープ層 18を除去した部 分をショットキコンタクト形成用兼エッチストップ層 17に作り、 そこを表面側空乏層生 成領域とすれば、 図示のように表面側空乏層 21はチャネル層 15内に深く拡がることがで きる。 換言すれば、 本発明を満たすための一つの要件として、 ソース電極 30とドレイン 電極 32の間のチャネル長領域部分の途中に、 当該チャネルの深さ方向に表面側空乏層を 伸ばすための表面側空乏層生成領域が設けられていれば良い。 そこにグート電極 31が設 けられる力否かは使用上の要請に従う問題である。
チャネル層 15に対しショットキパリアを形成することは比較的容易ではあるが、 こ れに代えて、 表面リ "ク電流が比較的少ないことで優れる p- InAlGaAs及び p- InGaAsの積 層構造とノンドープ n型チャネル層からなる pn接合を用いることも可能である。
第 2図はこのような場合の本発明実施形態を示しており、 以下で説明を省略する所は 上述の第 1図示実施形態に関する説明を援用できる。 この第 2図示実施形態の 、 ノ ンドープ InGaAsチャネル層 15、 ノンドープ InPバリァ層 16を第 1図示のフォト FET同様に 形成させた後、 連続してこれも後にその機能を詳しく説明する p- InAlGaAsから成る表面 側空乏層生成層 19を 150nm厚程度に形成している。 この層 19は、 図示のように、 最終的 にはゲート電極 31の下にのみ残るようにされる。 換言すると、 この層 19の下面が表面側 空乏層生成領域となる。 表面側空乏層生成層 19の上には pドープ InGaAsキヤップ層 20が 20nm厚程度に形成され ており、 この層 20はフォトレジストの密着性の向上や酸化膜の形成を防止し、 ウエット エッチング工程を容易にするとともに、 ォーミック接触抵抗を下げる効果がある。 もつ とも、 InAlGaAs表面側空乏層生成層 19はその Ga組成が零の場合に相当する層、 つまり実 質的には InAlAs層とする方が良いこともある。
第 2図示のフォト FETの製作工程においては、 IriGaAsの選択エッチである燐酸過酸化 水素系選択ェッチング液により、 pドープ InGaAsキヤップ層 20および p- InAlGaAsから成 る表面側空乏層生成層 19を矩形枠形状に残すようにして選択除去してから、 適当な電極 材料、 例えば AuGe/Ni/Au等の材料により、 将来的にゲート電極 31により囲繞されるソー ス電極 30、 ゲート電極 31を囲繞するドレイン電極 32をセルファライメント技術とリフト オフプロセス等を適用して pドープ InGaAsキヤップ層 20および p- InAlGaAsからなる表面 側空乏層生成層 19に近接して蒸着形成し、 さらに 400°Cで 1分程度、 窒素中でァロイ処 理することによりォーミック特性を確保した。 ゲート電極 31はその後に作製され、 これ も適当な金属材料、 例えば Ti/Au等で pドープ InGaAsキヤップ層 20の上に形成される。 第 2図示のような構造のフォト FETでは、 感光層であるチャネル層 15には本発明によ り意図的に設けられた基板側空乏層生成層兼パックゲート層 13の存在により基板側空乏 層 22が表面まで到達しており、 電子が空乏化しているため、 FETとしてそのチャネル電 流の遮断を防ぐため、 ドレイン、 ソース電極 30， 32は極力ゲート電極 31に近接させる必 要がある。
もっとも、 先にも述べたように、 オープンゲート構造に改変もでき、 その場合は表面 側空乏層生成層 19のみを形成すれば良く、 その上にキャップ層 20， ゲート電極 31を形成 する必要はない。. このような工程で作製された本発明フォト FETでは、 ショットキ接合 （第 1図示実施 形態の^) あるいは pn接合 （第 2図示実施形態の場合） により生成された表面側空乏 層 21が平面的に見るとその全周においてソース電極 30を囲繞し、 当該表面側空乏層 21の 表面側にゲート電極が形成されている構造となっている。
ただし、 pn接合を用いた場合、 適当なる金属のゲート電極 31はソース電極 30を完全 に囲繞している必要はなく、 少なくともその一部が表面側空乏層生成層 19及ぴ pドープ InGaAsキヤップ層 20に接続していれば良い。 さらにドレイン電極 32も、 図示実施形態の 場合にはこれも平面的に見てゲート電極 31ないし表面側空乏層生成領域を囲繞している が、 ゲート電極 31と同様、 その一部が欠けていても差し支えない。 この点は第 1図示実 施形態のフォト FETにおいても言え、 完全な閉曲線形状を避けることにより、 金属電極 のリフトオフプロセスにおける金属細片の発生を抑えることができる。
このようなフォト FETを集積ィヒする場合、 作製された各フォト FET素子の外周は半絶 緣性 InP基板 10に達するエッチングで溝掘りされ、 隣接する素子と分離される。
第 1図示の実施形態では n- InP変調ドープ層 18が素子の全域を覆っているため、 寄生 抵抗は抑えられ、 また一般にショットキパリアの方が作成は容易ではあるが、 pn接合に 比較してリーク電流や経時安定性に劣る傾向がある。 一方、 第 2図示のフォト FETでは ゲート接合が pn接合であるため、 ゲートリーク電流は抑制されるが、 ノンドープ InPパ リア層 16に直接にォーミツタコンタクトを取るため、 寄生抵抗が増大する傾向にある。 また、 FETとしてそのチャネル電流の遮断を防ぐため、 上述のようにドレイン電極 32、 ソース電極 30は極力ゲート電極 31に近接させる必要がある。 力 Dえて、 第 1， 2図示のい ずれのフォト FETでも素子分離後のェッチ端面がリーク電流発生の原因となることもあ る。 . ももちちろろんん、、 第第 11，， 22図図示示のの実実施施形形態態ででもも従従来来例例にに比比せせばば優優れれたた特特性性をを呈呈すするるがが、、 なな おお存存在在すするる上上記記ののよよううなな欠欠点点はは、、 例例ええばば第第 33図図示示ののよよううなな素素子子構構造造ととすするるここととでで 決決でで ききるる。。 すすななわわちち、、 第第 22図図示示実実施施形形態態ににおおけけるる pp-- IInnAAllGGaaAAss表表面面側側空空乏乏層層生生成成層層 1199とと同同じじ表表 面面側側空空乏乏層層生生成成層層 1199のの内内外外周周縁縁部部をを適適当当なな誘誘電電体体薄薄膜膜 2244にによよりり枠枠付付けけるるよよううにに囲囲みみ、、 まま たた、、 ここのの薄薄膜膜 2244をを除除いいたた素素子子のの大大略略的的面面積積部部分分をを例例ええばば MM00CCVVDD選選択択再再成成長長にによよりり成成長長ささ せせたた nn-- IInnPP層層 2233でで覆覆うう。。 そそのの後後、、 薄薄膜膜 2244のの一一部部をを開開 ttllししててゲゲーートト電電極極 3311をを形形成成しし、、 nn-- IInnPP 層層 2233のの上上ににソソーースス電電極極 3300おおよよぴぴドドレレイインン電電極極 3322をを形形成成すするる。。 ここののよよううににすするるここととでで、、 接接 合合特特性性のの優優れれたた ppnn接接合合ををゲゲーートト領領域域にに用用いいななががらら、、 素素子子表表面面がが赤赤外外透透過過性性ににもも導導電電性性にに もも優優れれるる nn-- IInnPP層層 2233でで覆覆わわれれたたたためめにに素素子子抵抵抗抗がが低低減減しし、、 側側面面ににおおいいててはは IInnGGaaAAssチチヤヤネネ ルル層層 （（感感光光層層）） 1155ががババンンドドギギャャッッププのの広広いいここのの nn-- IInnPP層層 2233でで覆覆わわれれたたたためめにに、、 端端面面ににおお けけるるキキャャリリアア再再結結合合もも抑抑制制さされれたた埋埋めめ込込みみ型型フフォォトト FFEETTをを得得るるここととががででききるる。。 そそししてて、、 PP--IInnGGaaAAss基基板板側側空空乏乏層層生生成成層層兼兼パパッッククゲゲーートト層層 1133bb及及びび pp--IInnAAllGGaaAAss基基板板側側空空乏乏層層生生成成層層 兼兼ババッッククゲゲーートト層層 1133aaはは ppnn逆逆接接合合にによよりり、、 孤孤立立ゥゥエエルルととししてて素素子子内内部部にに分分離離さされれたたもものの ととななるる。。 ななおお、、 基基板板 1100はは、、 IInnPPババッッフファァ層層 1122をを 00.. 55 // mm程程度度にに厚厚くく形形成成すすれればば IIII型型導導電電性性 ででああっっててもも構構わわなないい。。 ここのの実実施施形形態態のの場場合合、、 nn-- IInnPP再再成成長長層層 2233にによよりり素素子子表表面面とと基基板板 1100 のの導導通通がが保保たたれれるるたためめにに、、 nn型型基基板板をを用用いいるるななららばばドドレレイインン電電極極 3322をを省省くくここととががでできき、、 微微少少素素子子ををアアレレイイ状状にに集集積積すするる場場合合ににはは有有利利ににななるる。。
ここのの第第 33図図示示構構造造ののフフォォトト FFEETTででもも、、 オオーーププンンゲゲーートト構構造造はは採採用用でできき、、 そそのの場場合合ににはは 表表面面側側空空乏乏層層生生成成層層 1199のの上上ののキキヤヤッッププ層層 2200，， ゲゲーートト電電極極 3311はは不不要要ととななるる。。
第第 44図図 ((AA))，， （（BB))はは第第 11図図示示のの本本発発明明フフォォトト FFEETTのの動動作作原原理理をを示示ししてていいるる。。 同同図図 ((AA)) はは 表表面面空空乏乏層層 2211をを含含むむ部部分分をを断断面面方方向向にに沿沿っってて見見たた場場合合のの深深ささ方方向向ののシシミミュュレレーーシショョンンにに よよるるババンンドドププロロフファァイイルル、、 同同図図（（BB)) はは同同じじくくチチャャネネルル長長 * る。
素子に If/cm2の光が照射された時のパンドプロファイルは実線で、 照射されていない ときのそれは破線で示されていて、 InGaAsチャネル層 15は表面側の InAlGaAsショットキ コンタクト形成用兼エッチストップ層 (表面側空乏層生成層）17及び InPパリア層 16と、 基板側の p - InGaAs基板側空乏層生成層兼パックゲート層 13b及び p- InAlGaAs基板側空乏 層生成層兼バックゲート層 13aで挟まれている。 ごの場合、 基板側空乏層生成層兼バッ クゲート層 13は積層構造であるが、 その一部の領域、 すなわちこの場合は基板側の層部 分となる P- InAlGaAs基板側空乏層生成層兼パックゲート層 13aのパンドギヤップはチヤ ネル層 15よりも十分広くなつている。 ■
ノンドープ InAlGaAs層 17および InPパリァ層 16の厚さはそれぞれ 50nm、 ノンドープ InGaAsチャネル層 15のパックグラウンド不純物量は n型 2xl014cnf3で厚さは 1 μ πι、 p - InGaAs基板側空乏層生成層兼パックゲート層 13bのドープ量は bd017cnf3で厚さば 1 m、 そして p - InAlGaAs基板側空乏層生成層兼パックグート層 13aドープ量は 1X1017CDT3で厚さ は 0· 2 πιである。
本図が示すように、 本発明の構造では光非照射時にはフォト FETが完全にオフになる ようにすることができ、 実際にはさらに、 作製する素子毎に素子表面ないし基板とェピ タキシャル層界面との電荷状態に鑑み、 各層の残留不純物濃度等を微調整するとより好 結果が得られる。
本素子に光が照射されると、 ショットキコンタクト形成用兼エッチストップ層でも ある表面側空乏層生成層 17の下あるいはゲート電極 31の下の部分にあってノンドープ InPパリア層 16とチヤネル層 15との界面に多数キャリアとは逆極性のキャリアである正 孔が蓄積される結果、 表面側空乏層 21が上側に向けて縮まる。 同時に P- InAlGaAs基板側 空乏層生成層兼パックゲート層 13a及び P- InGaAs基板側空乏層生成層兼バックゲ一ト層 13bからは少数キャリアである電子がチャネル層 15の側に拡散し、 かつ、 チャネル層 15 で生成された正孔が p - InGaAs基板側空乏層生成層兼バックゲート層 13bに流入すること で実効的にパックゲートバイアスが掛かつて全体が正にパイァスされ、 同じく、 表面側 空乏層 21， 基板側空乏層 22を縮小する。 その結果、 表面側空乏層 21と基板側空乏層 22の 間に間隙が生じて所謂チャネルが開いた状態となり、 ソース電極 30とドレイン電極 32間 に電子電流が誘起され、 光検出機能を呈することになる。
実際、 暗状態においては、 InGaAsチャネル層 15のコンダクションパンドは 0. 14Vで停 留点を持つのに対し、 光照射後は、 InGaAsチャネル層 15および P- InGaAs基板側空乏層生 成層兼バックゲート層 13bはほぼ平坦で、 - 0. 68Vまで下がっている。 すなわち、 光照射 により、 基板側からパックゲートのバイアス電圧を 0. 82V加えたことと等価となり、 FET の伝達コンダクタンスに応じてソース ' ドレイン電流を増加させる。
ところで、 In0.53Ga0.47Asに格子整合しノ ンドギヤップの大きレヽ材料としては InP及ぴ In0.52Al0.48Asがあるが、 それらの電子親和力の違いから、 コンダクシヨンパンドとバレ ンスパンドのバンドオフセットは、 下記文献 11に認められるように、 In0.53Ga0.47Asと InPとの界面においては 40%： 60%、 また In 53Ga0.47Asと InAlAsないし InAlGaAsとの界面 においては概ね 70%： 30%の割合で分配される。
文献 11： Properties of Lattice-matched and Strained Indium Gallium
Arsenide" , p. 86, edited by Pallab Bhattacharya, INSPEC, the Institution of Electrical Engineers, London, United Kingdom すなわち、 電子に対しては InAlGaAsが高い障壁となるのに対し、 正孔に対しては InP との界面の方が閉じ込め効果が大きレ、。 GaAsを基板とする材料系では、 ヘテロパリアを構成する系としては AlGaAsよりも InGaPの方が望ましい。 なぜならば、 下記文献 12に認められるように、 Ιη0. 5Pと GaAs のエネルギーパンドギヤップは、 コンダクションバンド側に 13%、 バレンスバンド側に 87%の割合で分配されるため、 コンダクションパンドのパンドォフセットが 0. 06eVであ るのに対して、 パレンスパンドのオフセットは 0. 40eVとなり、 上記 InGaAs /InP系と同 様、 正孔に対しては大きな障壁となるも、 電子は自由に走行できるためである。 下記文 献 13も同様の傾向を教示してレ、る。
また、 GaAs系においてもある程度の歪みを許容し、 GaAsチャネルの代わりに In0.2Ga0. 8Asを使用することもできる。' この結果、 チャネル電子の移動度は向上し、 正 孔に対する障壁がさらに強固になる。 第 1図における構造を GaAs基板上に実現するため には、 基板 10を半絶縁性 GaAs基板 10、 バッファ層 12を GaAsバッファ層 12、 パリア層 16を ノンドープ InGaPパリァ層 16、 ショットキコンタクト形成用兼ェッチストップ層 17をノ ンドープ AlGaAsから成るショットキコンタクト兼エッチストップ層 17、 変調ドープ層 18 を n- InGaP変調ドープ層 18とすれば良レ、。
文献 12： Kwan-Snik Kim, Yong-Hoon Cho, and Byung-Doo Choe,
"Determination of Al mole fraction for null conduction band offset in In0- 5Ga0- 5P/MvGa^xAs hetero junction by photoluminescence measurement" , Appl. Phys. Lett. 67 (12) , 18 September 1995.
文献 13： Jianhui Chen, J. R. Sites, I. L. Spain M. J. Hafich and G. Y.
RoDinson,
"Band offset of GaAs/ln0. 48Ga0- 52P measured under Ihydrostatic pressure", Appl. Phys. Lett. , Vol. 58， No. 7， p. 1719-1720 18 February 1991
既に述べたように、 波長 4〜7 / ηιに感度を有する InSbおよび InAsSbを感光層に用いた FPAァレイも開発されており、 熱ィメージゃ有害ガスセンシングに使用されつつある。 特に InAsSbは、 下記文献 14に記載されているように、 Asと Sbの組成比により、 S /i ii Sb 組成 07)から 8. 5 μ m(Sb組成 0. 6)に対応するバンド吸収端を持つ。 例えば、 COの基本吸 収波長は 4. 65 μ ιηであるが、 InAsSb系素子は、 液体窒素温度 77K程度の冷却が必要な InSb (7, 3 i m)素子と異なり、 目的に応じ、 より短い波長に対応する組成を選ぶことによ り、 ペルチェ素子で実現出来る程度の冷却状態で使用できる利点がある。 InAsSbを感光 層（チャネル層）としてフォト FETを実現する場合、 パリア層としては AlAsSbと InAsP系と が考えられるが、 GaAs/lnGaP系や InP/InGaAs系と同様、 InAsSbに対して InAsPをバリア 層に使うことにより、 正孔の閉じこめ効果を強化することができる。
文献 14 : Z. M. Fang, K. Y. Ma, D. H. Jaw, R. M. Cohen, and G. B. Stringf ellow,
"Photoluminescence of InSb, IriAs, and InAsSb grown by organometallic vapor phase epitaxy", J. Appl. Phys. Vol. 67, No. 11, . 7034-7039 1 June 1990
要は、 感光領域でもあるチャネル層 15に対して正孔の透過率を電子の透過率よりも低 くしたヘテロパリアを用いるというのが有効である。 換言すれば、 チヤネノレ層 15との界 面においてバレンスパンドにおけるパンドオフセットをコンダクシヨンバンドにおける バンドオフセットよりも大きくしたへテロパリアをチャネル層 15に対してその上に糸且み 込むことで、 発生した正孔を選択的にェピタキシャル層内に停留させることにより、 望 ましい利得を得ることができるようになる。
もう一度第 4図 (A)を見てみると、 InPバリァ層 16と InGaAsチャネル 15の界面には電 子は通過するが正孔は通過しにくいようなへテロパリア構造 35が形成されており、 光照 射時においては電子に対するパリアは消滅するも正孔に対するバリアは残存しているこ とが分る。 第 4図 (B)は先に述べたように、 ソース電極 30から外方向へ向かい、 ゲート 電極 31、 感光層 33及びドレイン電極 32に沿ったチャネル層 15のパンドプロファイルを示 しており、 ソース一ゲート電圧は 0V、 ドレイン電圧を 4Vに設定した場合である。 破線で 示した暗状態においては、 ショットキグートによる表面側空乏層 21 (第 1図)が形成され ることにより、 ソースからドレインへの電子の移動は阻止されている。 一方、 実線で示 す光照射時には、 バンド全体が低くなると同時に、 電子に対してのバリァは消滅してい る。 なお、 この実施形態では表面側空乏層 21は、 ソース電極 30の全周囲を平面的に見て ぐるりと囲む閉じた矩形形状となっているので、 これは結局、 ドレイン電極 32とソース 電極 30の間のチャネル層 15がその電流経路途中部分で全て閉ざされるようにし得ること を意味し、 ソース一ドレイン電極間での電子電流 (暗電流)は極めて効果的に阻止される ことになる。
また、 この実施形態のように、 ドレイン電極 32自体もソース電極 30を囲繞する平面構 造であると、 チャネル層 15はその両端においてソース電極 30， ドレイン電極 32以外の他 の如何なる部位， 如何なる層にも露呈ないし接続することがないため、 幾何構造的に素 子内を選択的に流れ得る電流は他の外部回路には漏れ出ない構造ともなつている。 チヤ ネルの一端はどの部位でも必ずドレイン電極 32に、 他端はどの部位でも必ずソース電極 30にのみ接続しており、 他に接続をする経路はない。 換言すると、 ソース一ドレイン間 のチャネル層 15は上記のように全ての領域において完全に表面側空乏層 21により、 ない しは表面側空乏層 21と基板側空乏層 22により、 その電流経路途中で遮断された格好にな る。 . ドレイン電圧を正に印可することにより、 正孔は周辺のドレイン電極 32から感光領域 33を経由してゲート領域 31、 ソース領域 30に向かってドリフト電界を受けるため、 有効 に素子の中心付近に集積される。 そして、 このようなメカニズムによると光感度が十分 に高くなることは、 既に説明した図 4 (A) , (B)に示されている本素子のバンドプロファ ィルから理解できる。
表面側に持ち上がったバンドプロファイル部分により、 光照射時に InGaAsチャネル層 15付近で発生した正孔は表面側にドリフト移動し、 電子は反対にチャネル中央部分に移 動させることができ、 結果として電子は InGaAsチャネル層 15の中間に、 正孔は InPパリ ァ層 16とチャネル層 15との界面と p - InGaAs基板側空乏層生成膜 13bにて集積されるよう にレ得る。 すなわち、 実質的に光発生したキャリアの蓄積領域と多数キャリアの走行経 路が平面的に見ると一致するものの、 深さ方向には分離されている。
この結果、 正孔が蓄積されている間、 接合 FETとしてゲートが正バイアス状態に保た れるとの同じことになり、 バッファ層界面付近の空乏層 21, 22が縮んで電流密度が増カロ する。 このような本発明構造では正孔と電子の空間分布が上記のように平面的に見ると 一致するものの、 素子の断面方向 （深さ方向） に見ると分離されているので、 キャリア 再結合が抑制され、 キャリア寿命は增大する。 特に、 本発明の構造では発生した正孔は InPパリア層 16と InGaAsチャネル層 15の界面におけるヘテロパリア構造 35により界面に 選択的に停留するため、 表面側空乏層 21 (ゲート電極 31の直下ないしはショットキコン タクト形成用兼エッチストップ層 17に見込まれる表面側空乏層生成領域の直下） に蓄積 され、 その下のチャネル部分を局所的に開くことになる。 フォト FETの感度は光誘起電 荷の蓄積時間と電子走行時間の比で決まるため、 電子と正孔の空間的重なりを小さくし て正孔の再結合寿命を長くし、 バレンスパンド側のへテロパリア障壁を選択的に高くし て正孔の散逸経路を阻止することにより、 応答速度は、 数〜数十 / Sに低減するも光感 度を大いに高め得ることになる。 し力も、 本素子の能動部分は素子の極く表面 (〜； lOOnm 以内）にも配置し得るため、 赤外域のみならず、 紫外域にも高い感度を有し得る特徴が ある。
なお、 A1組成 0. 48の In0.52A10.48Asは急峻なコンダクシヨンパンドプロフアイルを形成 し、 性能的には有利であるが、 自然酸化により素子性能が劣化する傾向があり、 誘電体 膜による素子表面保護プロセス等を工夫する必要が出る場合もある。 そこで、 A1組成を 0. 3程度に下げた In 52Al0.3Ga0.18Asを用いて信頼性を向上することができる。 In0.52Al0.3Ga0, 18Asを用いた場合にも、 In0.53Ga0.47Asとのコンダクシヨンパンドオフセッ トは 0. 3eV@度確保され、 フォト FETとして十分機能する。 表面側空乏層生成層 17の材料 を InAlGaAsとしたときには基板側空乏層生成層兼パックゲート層 13も同材料とするのが 結晶成長条件の設定を簡素化するのに好ましいため、 第 1図に示す実施形態ではそのよ うになつているが、 それぞれの InAlGaAsの A1組成を変えたり、 InAlAsを単層のみ使用し ても差し支えない。 '
チャネル層 15としても、 第 1図示実施形態ではノンドープ InGaAsが材質として用い られているが、 これは電子移動度を高めるためには散乱要因をできるだけ少なくするこ とが望ましいからであり、 作為的には不純物を導入しないようにする（バックグラウン ド n型に留める）のが良レヽ。 分子線ェピタキシャル成長法 (MBE)では、 カーボン不純物の ためバックグラウンドドーピングが p型になるが、 この場合も、 策的に不純物を導入せ ず、 パリァ層 16あるいは n- InP層 18を変調ドープしてチャネルの導電性を調節すること が望ましい。 なお、 この ½は基板側空乏層生成層 13が自然に生成すると角!^すること ができる。 InPパ.ッファ層 12の代わりに Fe等の深い不純物準位を添加した半絶縁性半導 体を用いることも可能である。
また、 既述の第 1図示の実施形態では表面電位はシヨットキパリァ型のゲート電極 31 により固定されているが、 この第 1図示実施形態の素子はもとより、 第 2， 3図示実施 形態でも、 ゲート電極 31を除いたオープンゲートタイプのフォト FETを構築でき、 その 場合にもチャネル層 15の不純物濃度に対応して当該チャネル層 15の厚さと表面側空乏層 生成領域の位置や基板側空乏層生成層の位置を調節することにより、 表面電位の変動が 自由になり、 ゲート電極 31を電位固定した場合に比べて感度は 2倍程度向上する。
第 5図には本発明のさらに他の実施形態が示されている。 特徴的なのは、 ソース電極 30と、 開口 26が所定間隔で複数開けられている開口付き表面側空乏層生成層 19とを平面 的に見て素子の中央に配し、 それらは互いに接触した関係ではあるが、 当該表面側空乏 層生成層 19でソース電極 30をその全周に亘つて囲繞すると共に、 ドレイン電極 32を周囲 に枠状に配置し、 このドレイン電極 32でもソース電極 30を平面的に見て全て囲繞した格 好になっていることである。 ソース電極 30は、 ノンドープ InPパリア層兼エッチストツ プ層 16と p - InGaAsキヤップ層 20、 p - InAlGaAs表面側空乏層生成膜 19とに共に接触してお り、 本来のゲート電極がソース電極に接続されている構造となっている。 また、 ドレイ ン電極 32は IT0膜 25を介して接続され、 IT0膜 25を表面側空乏層生成膜 19に隣接させるこ とにより、 FETチャネルの導電性を確保している。 他の構造部分はこれまでの実施形態 についての説明を援用できる。
この実施形態の素子構造でも、 ソース電極 30がその全周に苴つて表面側空乏層生成 層 19、 チャネル層 15によって囲繞されていること、 そして表面側空乏層生成層 19はソー スードレイン電極 30, 32間にあってチャネル層 15の電流経路の途中に確実に介在してい ることは既に述 た実施形態と同様で、 動作， 効果としても当該先の実施形態における と同様のものが期待される。 すなわち、 光の非照射時にチャネル層 15内に伸ばす表面側 空乏層 21により、 ソース一ドレイン電極 30， 32間の電流経路を完全に遮断することがで きる。
その上で、 この実施形態に示されるフォト FETの場合にはさらに望ましい効果が加わ る。 つまり、 複数の素子を同一基板上に形成する場合、 素子間境界が若干不明確になる こともあるが、 正孔電荷が集積する開口付き表面側空乏層生成層 19の面積を相対的に縮 小することが可能となり、 光感度を高め得るのである。
第 6図に示される本発明実施形態は、 幾何的に形成した電流狭窄領域 38を用いてさ らに光感度を向上させた素子構造例を示しており、 第 7図にその製作プロセス例を示し ている。
具体的な作製例に即して述べると、 Feドープ半絶縁性 InP基板 10上、 ないしその上に 自然にできる n -変成層 11上には、 順次、 半絶縁性ないし P- InP分離層による 50nm厚程度 の基板側空乏層生成層兼パックゲート層 13、0. 5 mJ享程度の InPパッファ層 14、 l mJ?程 度のノンドープ InGaAsPグレード層 27、 lOnmJ?程度のノンドープ InGaAsチャネル層 15、 15nm厚程度のノンドープ InPスぺーサ層 28、 5nm厚程度の n- InP変調ドープ層 29、 25nm厚 程度のノンドープ InPパリァ層 16、 そして 20nmi?:程度の η+InGaAsコンタクト層 39が M0CVD により形成されている。 チャネル層 15の下側 (基板側）には電気的に p型 InP分離層による 基板側空乏層生成層兼バックゲート層 13が接しているが、 この実施形態ではこの接続関 係はノンドープ InGaAsPグレード層 27、 InPバッファ層 14を介してのこととなつており、 当該ノンドープ InGaAsPグレード層 27は導通タイプに無関係に空乏層を拡げる効果があ る。 つまり、 この層 30を付加すると材料特性の変動に対して素子特性が保持し易い利点 が産まれる。 ただし、 最も原理的なェピタキシャル層構造としては、 第 1図示の素子に 示された素子構造と同じであっても良い。 同様にノンドープ InPバリア層 16も、 この実 施形態ではノンドープ InPスぺーサ層 28、 n- InP変調ドープ層 29を介してチャネル層 15に 電気的に接続している。
この実施形態では、 こうした層構造において、 例えば Br2/HBr系非選択性エッチング 溶液により、 個々には幅 1. 5 i m、 長さ 程の楕円形状の盲孔 37を第 7図 (A) に示すよ うに適宜間隔、 例えば 0.2〜0. 5 μ πι程度の間隔で断面方向には少なくともチャネル層 15 を抜け切るように多数形成し、 互いに隣接する盲孔 37, 37の間の部分を電流狭窄領域 38 として確定して、 この電流狭窄領域 38を介してのみ、 チャネル層 15内を電流が流れ得る ように規制する。 HI ·水素ガスを用いたドライエッチングとゥエツトエッチングを併用 し、 電流狭窄領域 38をさらに微細化することもでき、 これはまた、 電流狭窄効果上、 有 効である。
次に、 第 7図 (B) に示されているように、 燐酸過酸化水素系の選択エッチングにより 電流狭窄領域 38部分の表面の n+InGaAsコンタクト層 39を除去し、 電流狭窄領域 38にリセ ス (溝)構造 36を形成して、 感光領域をソース側およびドレイン側に分割する。
この構造の上に、 第 7図 (C) に示されているように、 40nm程度、 p型あるいは半絶縁 性の InPないし InAlGaAs (または InAlAs)を再成長させ、最終的に表面側空乏層生成層とし て用いられる化合物半導体再成長薄膜 19を形成する。 この表面側空乏層生成層 19は盲孔 37の内壁面に露呈する層構造側面を被覆もし、 盲孔 37内に他の材質層が充填されたとき にも、 チャネル層 15を含むこの層構造の側面を介しての電流漏れも抑止する。
この上に SiNx等の誘電体膜を全面コートした後、 その絶縁膜および再成長された化合 物半導体薄膜 19の一部を除去し、 リフトオフプロセスによりソース電極 30、 ドレイン電 極 32として適当な導電材料、 例えば AuGe/Ni/Auを蒸着形成する。 この際の InP再成長薄 膜 19の選択除去には、 塩酸： りん酸：乳酸：水 =1 : 2 : 1 : 1、 InAlAs再成長膜 19の選択 除去には希釈塩酸 （HC1水溶液: H20=3 : l) を用いることができる。
さらに必要に応じ、 第 7図 Φ) に示されているように、 誘電体膜を選択除去した後 に、 リフトオフプロセスにより、 Ti/Pt/Au等のゲート電極 31を蒸着形成する。
従って、 この実施形態の素子は、 素子全体としてはチャネル幅方向にある一対の盲 孔 37， 37により電流経路が狭窄されたショットキゲート FET、 あるいは pn接合 FETとなつ ている。 ただ、 従前の素子と異なるのは、 後に詳しく触れる第 10図に示すように、 本発 明の趣旨に従い、 全体としてみるとソース， ドレイン電極の一方が他方を平面的に見て 囲繞し、 結果としてチャネル層 15そのもの、 及び表面側空乏層生成層 19の生成する空乏 層が細長いソース電極 30を囲繞し、 チャネル層 15の電流経路途中を確実に遮蔽できる構 造となっていることである。
通常の GaAs系、 InAlAs系 HEMTで一般的なように、 バッファ層やチャネル層が薄い p 型の場合は、 パンドポテンシャルがバッファ側に持ち上がるため、 発生した正孔は基板 側に散逸する傾向にある。 この第 6図に示す実施形態の素子でも、 表面側空乏層生成層 を構成する P- InPまたは InAlGaAs再成長層 34により表面側のコンダクションパンドを持 ち上げる点は同様であるが、 光発生した正孔の基板側への散逸は抑え込める。 つまり、 チャネル層 15を挟むヘテロ接合層の構成層の一つとしてノンドープ InGaAsPグレード層 27と n - InP変調ドープ層 29とを併用することにより、 電子をチャネル層 15により形成さ れた量子井戸に誘起する一方で、 グレード層 27によるバンド傾斜構造により、 正孔を基 板側から表面側にドリフト移動させるパンドプロファイルを実現することができ、 この 結果、 高い光感度を確保することができる。 なお、 このようにグレード層 27や変調ドー プ層 29を組み込む構成は他の実施形態素子においても適宜応用することができる。 この第 6図示の本発明素子構造は、 n- InP変調ドープ層 29により電子が誘起されたノ ンドープ InGaAsチャネル層 15、 リセス構造 36、 電流狭窄領域 38および基板側空乏層生成 層 13において、 表面固定電荷の種類と濃度に応じた四種類のパラメータを有効に組み合 わせながらパンドオフセット構造を設計することにより、 多数キャリアや少数キャリア の散逸を防止し、 断続的な盲孔 37の隣接するもの同士の間隙距離に応じて多数キヤリァ 電流の経路を狭窄し、 電流経路とゲート領域における光キヤリァの蓄積部分と一致させ ることにより、 フォト FETの感度を向上させることができる。
このように、 表面側空乏層生成層 19の再成長プロセスを加えることにより、 第 1図 に示した素子構造よりも素子設計の自由度が高く、 表面や界面での漏れ電流が大きな長 波長半導体においても、 また、 バックグラウンド濃度が p型の化合物半導 # ^料におい ても、 従来例に比して高レ、感度を示すフォト FETを実現できる。
第 8図 (A)， （B)は、 第 1図示本発明素子の集積化を図ることで数十 μ ιη角以上に受光 面積を拡張した実施形態を示している。 同図 (Α) は全体的に俯瞰した図であり、 同図 (Β) は同図 (Α) 中、 仮想線の枠 Eaで囲った部分を取り出して要部を破砕して示す図であ る。 複数集積されている個々の素子はそれぞれソース電極 30が表面側空乏層 21 (図示の 場合は既に述べたように上面の n- InP変調ドープ層 18 (第 1図）が溝形状にエッチングさ れてなくなったリセス領域 17' におけるショットキコンタクト形成用兼エッチストップ 層 17の当該リセス領域 17， の下に生成される） 及びドレイン電極 32により全周を囲まれ ていて、 やはり本発明の 構造を満たしている。 素子表面を覆う絶縁膜 40に開けられ た立体配線用スルーホール 41を介し、 ソース， ドレインの各電極 30， 32はそれぞれ配線 路を経由してボンディングパッド 30", 32" に接続されている。 分離溝 34は、 感光領域 全体の外周を巡っている。 この分離溝 34は第：！〜 3図にも示されているが、 特に第 3図 に示されているように、 その壁面は霜 則空乏層生成層兼バックグート層 13とは反対極 性でチャネル層 15または当該基板側空乏層生成層兼バックゲート層 13のバンドギヤップ よりは大きな層で覆われていることが望ましい。
第 9図 (A) は他の集積ィ匕例を示しており、 第 9図 (B) にはその要部のみを取り出して 示しているが、 第 6図に示したフォト FET構造をソース電極 30とドレイン電極 32が入れ 子になった櫛形電極構造 44の間に多数形成することで受光面積を拡大した実施形態を示 している。 この場合にも本発明の基本的な構造はもちろん採用されている。 ソース電極 30は複数の櫛形の一本一本の歯の共通の根本に相当する部分を含めて、 その全体が表面 側空乏層生成層 19により周囲をぐるりと囲繞されており、 ドレイン電極 32も同じくソー ス電極を囲繞しているため、 ソース電極 30を囲繞するチャネル層はソース、 ドレインの 各電極以外に接する部位を持たない。 この稳形構造を空間的に引き延ばしてゆくと、 中 心のソース電極と同心円状に表面側空乏層生成層 19があり、 さらにその外側にやはり同 心円状にドレイン電極がある平面構造と等価になる。 実際、 そうした構造であっても良 レ、。 並設された複数本のソース電極酉 は共にソース電極用のボンディングパッド 30" に、 ドレイン電極用の配線はドレイン電極用のポンディングパッド 32" にそれぞれ接続 されている。
もちろん、 既に第 6図に即して述べた通り、 ソース一ドレイン電極間にあって光非照 射時には電流狭窄領域 38の周りのチャネル層は表面側空乏層生成層 19の存在により生成 される空乏層により確実に遮断され、 多数キャリア電流の経路を狭窄すると共に、 電流 経路と空乏層生成層下における光キヤリァの蓄積部分とを平面的に見て一致させること による感度向上効果は同様に得られる。 なお、 第 9図 (A) には、 第 6図示のフォト FET を単に電界効果トランジスタとして用いて独立した読み出し用 FET45とし、 これを素子 群の近傍に設け、 立体配線 46よりアドレス信号を供給することにより、 ディテクタァレ ィの個別エレメントの読み出しを可能とする構造も併示されている。
第 10図は第 1図示の本発明素子を集積した二次元マトリクス構造の一例を示してい る。 行列に複数個並べられた第 1図示素子のソース電極 30は同じ行に属するもの同士が 相互に配線 30' により導通され、 適当な基板上に設けられているソース電極用ボンディ ングパッド 30" に接続する一方で、 同様にゲート電極 31は同じ列に属するもの同士が相 互に配線 3 で導通されてゲート電極用のボンディングパッド 31" に接続されている。 第 1図に示したフォト FETの基本形は、 既述のようにフォトディテクタと FETを立体的に 組み合わせた形態を持つので、 ゲート下に光生成したホールを集め、 FETの閾値を変化 させることで光誘起電荷を増幅して読み出す機能に加え、 光が照射されている場合でも ゲート Sffiを負にバイアスすることにより、 光電流出力を遮断するマトリクススィツチ の機 gを持つ。
この点を第 11図に即して説明すると、 実綠は光照射時、 破線は光非照射時のドレイ ン電流をゲートバイアス電圧に対してプロットしたもので、 光照射下でゲートバイアス +0. IVにおけるドレイン電流対ドレイン電圧特性である実線の一番上の曲線を見てみる と分るように、 ゲート電圧を- 0. 3Vにすると光照射時でもドレイン電流を遮断すること ができる。 一方、 暗状態においては、 ゲートバイアス +0. IVにおいても、 ドレインパイ ァス 0. 5V¾度においてはドレイン電流が流れておらず、 有効なフォトディテクタとして 機能していることが分かる。 このマトリクススィッチ機能を利用することにより、 第 10 図示のアレイ構成において、 順次特定のゲート電極を正に、 その他のゲート電極を負に パイァスすることにより、 列ごとの順次読み出しを図ることができる。
第 12図は、 本発明素子を用いて組まれた化合物半導体フォト FETアレイ 51の各セルに 読み出し FET45を設け、 各列ごとに画像信号を読み取るように構成されたスマートピク セルハイプリッド集積回路装置 (IC) 50を構成した場合の模式図を示している。 従来の化 合物半導体撮像素子は既に述べたように FPAと呼ばれる構造を取っており、 貼り合わせ 工程によりシリコン LSIによる二次元チャージアンプアレイと接続していた。 これに対 し、 本発明の素子をフォト FETアレイ 51や読み出し FET45に使うと、 フォト FETアレイ 51 からの信号を画素列選択信号 52により一列分ごとに既存のシリコン信号処理回路 53で読 み取ることができ、 実装方法や駆動方法が著しく簡素化する。 従来は化合物半導体を用 いたスマートピクセルの報告例は無かったが、 本発明素子によれば、 このようなさらに 優れたスマートピクセルを提供できる。
二次元の読み出しアンプアレイが必要な FPA構造においては、 読み出し回路が一画素 の面積を超えることは許されないので、 単なるバッファアンプとマトリクススィツチの 範疇を出ることが不可能であった。 対して図示のモジュールに必要な IC回路は一次元ァ レイであるので、一チャネル当たりの幅は 100 m程度に制限されるものの、 奥行き方向 は十数腿に渡って拡張可能であり、 一万トランジスタ程度のトランジスタ素子を一次元 に配列することが可能である。 従って、 二次元アレイよりは遙かに高度な信号処理を行 うことが可能となる。 ただ、 本発明フォト FETは、 通常の PINフォトダイォードに比べて 数千倍の感度を有するものの、 結果として数/ X Aレベルの電流を積分する必要が生じて おり、 受動 CR回路で十分な積分時間を確保することが困難であるため、 ディジタル信号 処理が必須となる。 しかしこの課題は容易に解決でき、 シリコン ICによる信号処理回路 53として変調された光信号をハイパスフィルタで DC成分除去後、 レファレンス信号の位 相に同期して検波することにより変調周波数のみの成分を取り出し （ロックインアンプ 検出）、 さらに AD変換器の出力をディジタル加算し、 各チャネルの積分値をパラレルシ リアル変換回路によりシリアルデータとして順次送出すれば良く、 処理結果は USBコネ クタ等を利用すればパーソナルコンピュータと容易に接続することができる。
例えば第 13図はスマートピクセルハイプリッド IC50を用いた USBモジュール 54が組み 込まれている赤外線カメラ 55の椟式図を示している。 照明光源をパルス状に変調して上 記のようなロックイン検出を行ったり、 赤外フィルタ 57を併用することにより、 特定の 波長に対応した赤外画像を高感度に取得可能である。 処理情報は上述のように、 USBコ ネクタ 56等を介してパーソナルコンピュータに送り込むことができる。
第 14図は第 13図示の USBモジュール 54と同様の USBモジュール 54を小型分光器 58に組 み込んだ場合である。 この応用例では入射光を光ファイバ 59から入射し、 通常のチェル 二ターナ型分光器の構成に従って、 集光ミラー 60、 回折格子 61、 フォーカスミラー 62を 順に経由して USBモジュール 54の感光面 （スマートピクセルハイプリッド IC50のフォト FETアレイ 51) に投影し、 そのスペクトラムを計測する。 なお、 分光測定の場合はゲー ト機能が必要ないので、 通常は第 9図に示したリセス領域 17' をそのままに残してゲ一 ト電極は形成せず、 オープンゲート型フォト FETの一次元アレイとして使用する。 既に 述べたように、 本モジュールに同期して半導体レーザや LEDを同期駆動すれば口ックイ ン検出機能を付加することができる。 本モジュールを用いれば光源波長に対応する赤外 光の透過スぺクトラム特性が極めて高感度に計測でき、 CO, C02等の有害ガスの検出や、 体内のへモグロビンの酸素濃度などが高感度に検出できる。 さらに二次元アレイを使用 し、 入カスリットの部分に MEMSミラーを用いて空間的な掃引を行うと、 スぺクトラムの 空間分布を計測することが可能となる。
第 1図、 第 2図、 第 3図、 第 6図、 第 10図に示したように、 ゲート電極を有するフォ ト FETのゲート電極に直接変調周波数に対応する高周波信号を加え、 数十 Hz〜数 MHzに てフォト FETの感度を変調することにより、 高速口ックイン検波が可能になる。 既に掲 げた文献 1に開示されているように、 可視光におけるスマートピクセル距離計の開発例 と同様、 90° 位相をずらせながらロックイン検波を行うことにより、 画像信号の強度 と位相を同時に計測することができ、 スマートピクセルを用いたコンパクトな赤外実時 間距離計を構成できる。 赤外光は、 霧等に対する透過性に優れ、 また目に安全であるた め、 高輝度半導体光源と組み合わせて車の衝突防止装置等に応用するに適している。 第 15図は第 12図に示したスマートピクセルハイプリッド IC50を無侵襲診断手法とし て着目されている光トポグラフィに応用した例を示している。 可視域ではシリコン CCD や CMOS撮像素子等により光の並列性力 S活かされているものの、 紫外域あるいは赤外域に お!/ヽてはシリコン CCD力メラに匹敵する高感度ァレイデパイスが存在せず、 未だに PMTや 単体のアバランシェ 'フォトタイオードが使用されている。 そのため、 二次元ないし三 次元データを取得するためには絞り機構の機械的な掃引に頼らざるを得ず、 膨大な時間 が必要であった。
これに対し、 この第 15図に示すように、 紫外域から赤外域まで高い感度を有するィ匕合 物系フォト FETの二次元アレイと並列信号処理用シリコン集積回路とのハイプリッド集 積によるスマートピクセルノヽィプリッド IC50を光へテ口ダイン顕微鏡 70に組み込むと、 光へテ口ダインによる数十 MHzで赤外微弱光の強度およぴ位相を迅速に計測し、 生体の 三次元トポグラフを得ることができる。 この光へテ口ダイン顕微鏡 70は、 数百台の PMT と口ックインアンプを集積した機能を持ち、 従来技術では一部屋を占有する程に大きな 光 CT (コンピュータ ' トモグラフィ ： computerized tomography)システム等も、 臨床等 にも利用できるコンパクトな可搬型に軽量化することができる。
図示の応用例ではフエムト秒レーザや白色光源 78から出射されたインコヒ一レント光 を二分岐光ファイバ 71により分岐し、 一方を遅延素子 72を経て音響光学変調器 73により 第一の周波数 fiHzで変調を加えた後、 照明系に導いて試料 75を照射させ、 他方は音響 光学変調器 74により第二の周波数 f 2Hzで変調を加えた後、 参照光系に導き、 試料 75か ら反射してきて対物レンズ 76で収束された変調周波数 f 1の物質光と参照光とをビーム スプリッタ 67において合波し、 スマートピクセルハイプリッド IC50において物質光と参 照光との差周波数に当たる - f2成分を抽出する。 こうすることで參照光と物質光と の干渉成分のみが検出され、 その結果、 試料 65から反射されてきた光の位相情報、 すな わちホログラムが電子的に取得される。 産業上の利用可能性
以上のように、 本発明によると、 本来的に高速ィヒが期待されるュニポーラ系の化合物 半導体によるフォト FETにおいて、 従来問題とされていた製造の困難さを大いに解消し た上で、 漏れ電流ないし暗電流を良く抑え^み、 カゝつ、 光感度の十分に高いフォト FET が提供される。
本発明のフォト FETは、 ゲート電極を除いた状態では二端子光ディテクタとして用い ることができ、 ゲート電極を設けた状態では、 電子的な感度の調節や高速変調、 および ON- OFFスィツチを備えた三端子光ディテクタとして用いることが可能となる。
また、 本発明のフォト FETは、 フォトキャリアをいつたん空乏層生成層内の多数キヤ リアとして蓄える機能を有しているため、 受光面積が少数キヤリァ拡散長に依存せず、 比較的自由に素子面積を拡大することができる。 従って、 従来の PMTのようにミリメ一 トルオーダの受光面を設けることは比較的容易である。 さらに、 本発明のフォト FETは 化合物半導体 FETの一種である HEMTの下部障壁層を光吸収層に利用した構造であるとも 言えるので、 同じェピタキシャノレ層を用いた同一プロセスにより、 フォト FETと通常の FETとを容易に集積することができる。 また、 大量生産に適した i線ステツパ等、 標準 的な光学露光装置とウエットエッチング、 電極リフトオフ工程のみで製作可能であり、 微細にして複雑な製造プロセスを要求することはない。
本発明ではまた、 小型にして高性能な化合物半導体系素子を用いてのスマートピクセ ルノヽィプリッド集積回路装置を提供でき、 ひいては極めて小型で信頼性の高い高感度力 メラ、 分光型光検出器や、 光へテロダイン顕微鏡をも提供することができる。

Claims

請 求 の 範 囲
1. ソース電極とドレイン電極間の電流経路を構成すると共に該ソース電極と該ドレイ ン電極の間においてフォトダイォードの一部であって感光領域の一部でもあるチヤ ネル層が基板上に形成されている化合物半導体系の光電界効果トランジスタであつ て；
上記基板と上記チャネル層との間に設けられ、 該チャネル層に対しホモ接合また はへテ口接合を形成し、 基板側から該チャネル層に基板側空乏層を伸ばすと共に、 該チャネル層に光が照射することで光発生したキャリアによってパックゲートパイ ァスを掛ける基板側空乏層生成層兼バッ ゲート層と ；
該チャネル層の表面側に設けられ、 該チャネル層よりバンドギヤップが広く、 上記 光発生したキャリアの一方を上記チャネル層に走行させ、 他方を停滞ないし遮断さ せるバリア層と；
該チャネル層の表面側に設けられ、 表面側から該チャネル層に表面側空乏層を伸ば し、 光の非照射時には該表面側空乏層を上記基板側空乏層に接触させて上記チヤネ ル層の内部の電流経路を閉じ、 素子をオフ状態とする表面側空乏層生成層と； を有して成ることを特徴とする光電界効果トランジスタ。
2. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記チャネル層を走行させる上記キャリアは電子であり ；
上記パリア層は、 上記チャネル層との界面においてバレンスパンドにおけるパンド オフセットをコンダクシヨンノ ンドにおけるパンドオフセットよりも大きくするも のであり、 もって正孔のみを該界面に選択的に閉じこめること ；
を特徴とする光電界効果トランジスタ。
3. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記基板側空乏層生成層兼パックゲート層は、 上記チャネル層内の多数キヤリアと は反対の極性であるか半絶縁性であり、 該チャネル層よりも広いパンドギヤップを 持つこと； '
を特徴とする光電界効果トランジスタ。
4. 請求の範囲 1に記載の光電界効果トランジスタであって；
基板側空乏層生成層兼パックゲ一ト層の側面が半絶縁性であるか反対極性でパンド ギヤップの大きな層で覆われた埋め込み構造となっていること；
を特徴とする光電界効果トランジスタ。'
5. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記チャネル層の下に接するグレード層を有し；
該グレード層の持つパンド傾斜構造により、 上記光照射で発生したキヤリァを上記 基板側から上記表面側にドリブト移動させること ；
を特徴とする光電界効果トランジスタ。
6. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記表面側空乏層生成層に点々と複数個の開口が開けられており ；
該開口付きの表面側空乏層生成層の上に、 該開口を全て充填するように上記ソース 電極と上記ドレイン電極の中、 一方が形成されていること；
を特徴とする光電界効果トランジスタ。
7. 請求の範囲 1に記載の光電界劾果トランジスタであって； 上記チャネル層には、 上記断面方向に見て少なくとも上記チャネル層を抜け切る盲 孔が間隔をおいて複数形成され、 互いに隣接する該盲孔の間の部分が電流狭窄領域 となっており、 該チャネル層内を流れる電流は該電流狭窄領域のみを介して流れる こと；
を特徴とする光電界効果トランジスタ。
8. 請求の範囲 8に記載の光電界効果トランジスタであって；
上記表面側空乏層生成層は上記盲孔の内壁面に露呈する層構造側面を被覆もしてい ること ；
を特徴とする光電界効果トランジスタ。
9. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記ソース電極及び上記ドレイン電極の一方の電極は平面的に見て上記チャネル層 により囲繞され、 他方の電極は該チャネル層を囲繞していること；
を特徴とする光電界効果トランジスタ。.
10. 請求の範囲 1に記載の光電界効果トランジスタであって；
上記ソース電極及ぴ上記ドレイン電極間の途中にあって上記チャネル層上に形成 された上記表面側空乏層生成層の上にショットキまたは ρη接合を形成するゲート電 極が設けられていること ；
を特徴とする光電界効果トランジスタ。
11. 請求の範囲 1に記載の上記光電界効果トランジスタを複数集積して成り ；
隣接する個々の該光電界効果トランジスタの間は上記基板に至る分離溝により分 離されていること ；
を特 ί敫とする集積型フォトディテクタ。
12. 請求の範囲 11に記載の集積型フォトディテクタであって；
上記分離溝の壁面は、 上記基板側空乏層生成層兼パックゲート層とは反対極性で 上記チャネル層または該基板側空乏層生成層兼パックゲート層のパンドギヤップよ りは大きな層で覆われていること ；
を特徴とする集積型フォトディテクタ。
13. 請求の範囲 11に記載の集積型フォトディテクタであって；
上記複数の光電界効果トランジスタは行列に設けられ、 各行ごとに請求の範囲 1記 載の光電界効果トランジスタが光検出のためではなく読み出し用電界効果トランジ スタとして同一ェピタキシャル層構造で形成されていること；
を特徴とする集積型フォトディテクタ。
14. 請求の範囲 13に記載の集積型フォトディテクタであって；
上記複数の光電界効果トランジスタの各々には上記ソース電極及び上記ドレイン電 極間の途中にあって上記チャネル層上に形成された上記表面側空乏層生成層の上に ショットキまたは pn接合を形成するゲート電極が設けられており ；
光の照射に伴レ、該複数の光電界効果トランジスタの各々は光誘起電荷を増幅して 読み出させる機能に加え、 光が照射されている場合でも上記グート電極に印加され る電圧に応じて光電流出力を遮断するマトリクススィツチの機能も有するように構 成されていること ；
を特徴とする集積型フォトディテクタ。
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