JPH01293536A - ゲートアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は基本セルを規則的に配置したマスタウェハを予
め作成しておき、そのマスタウェハを共通に使用し、各
品種によって異なる配線マスクを使用して異なる機能の
論理回路を構成するゲートアレイ方式の半導体集積回路
装置に関するものである。

（従来の技術） ゲートアレイでは、一般にチップ領域の周辺には入出力
信号の授受を行なう入出力セル領域が形成され、その内
側には論理回路を構成するための内部ロジック領域が形
成される。内部ロジック領域においては、基本的な論理
回路を構成するためにＭＯＳトランジスタを含む基本セ
ルが列状に配列された基本セル列と、基本セル列を互い
に接続するための配線領域とが配置されている。

第２図は従来のＣＭＯ８型Ｏ８セルを示す。

２はＰＭＯＳトランジスタを形成するフィールド領域で
あり、Ｐ型拡散領域が形成されている。

４はＮＭＯＳトランジスタを形成するフィールド領域で
あり、Ｎ型拡散領域が形成されている。フィールド領域
２，４を横切って２本のポリシリコン（多結晶シリコン
）ゲート電極６，８が形成されている。フィールド領域
２とゲート電極６，８によって２個のＰＭＯＳトランジ
スタが形成され。

フィールド領域４とゲート電極６，８によって２個のＮ
ＭＯＳトランジスタが形成されている。

この基本セルにおいて、フィールド領域２，４及びポリ
シリコンゲート電極６，８に配線を施すことにより、イ
ンバータ、ＮＡＮＤ、ＮＯ’Ｒなどの回路を構成するこ
とができる。

（発明が解決しようとする課題） フィールド領域２，４においてはゲート電極６゜８は直
線状である。論理回路を構成するためには、フィールド
領域２，４のソース・ドレイン領域と後で形成されるメ
タル配線の間にコンタクト１０゜１２．１４などが形成
される。コンタクト１０゜１２．１４とゲート電極６，
８とが接触しないようにするために、ソース・ドレイン
領域のセル幅方向（図では横方向）の長さをプロセスで
定まる最小寸法以上にしなくてはならない、そのため。

ソース・ドレイン領域の面積が大きくなり、基本セルの
サイズが大きくなってセル密度が高くならず、結果的に
はチップサイズが大きくなる問題がある。

本発明は基本セルの形状を改良することにより、基本セ
ルの幅を狭くし、もってゲートアレイのセル密度を高め
ることを目的とするものである。

（課題を解決するための手段） 本発明では、ゲートアレイの基本セルの構造を。

ポリシリコンゲート電極がクランク形に折れ曲がってソ
ース・ドレイン領域のセル幅方向の長さが場所的に不均
一になっており、ソース・ドレイン領域のセル幅方向の
長さの長い部分でメタル配線のコンタクトが形成される
ものにする。

（作用） メタル配線のコンタクトが形成される部分ではソース・
ドレイン領域のセル幅方向の長さが長くなっているが、
メタル配線のコンタクトが形成されない部分ではソース
・ドレイン領域のセル幅方向の長さは短くなる。これに
より、基本セルの幅が狭くなる。

（実施例） 第１図は一実施例における０ＭＯ８型ゲートアレイの１
個の基本セルを示す。

２２．２４はフィールド領域であり、フィールド酸化膜
によって互いに分離されている。フィールド領域２２に
はＰ型拡散領域が形成され、フィールド領域２４にはＮ
型拡散領域が形成されている。

２６．２８はポリシリコンゲート電極である。

これらのゲート電極２６．２８はフィールド領域２２．
２４を横切っているが、フィールド領域２２．２４でク
ランク形に折り曲げられている。２本のゲート電極２６
．２８で挾まれた領域及び各ゲート電極２６．２８の外
側のフィールド領域はソース・ドレイン領域である。ゲ
ート電極２６゜２８の幅ＰはＭｏＳトランジスタのゲー
ト長さ（チャネル長さ）であり、従来と同様に例えば１
．５μｍとする。

各フィールド領域２２．２４においてゲート電極２６．
２８を挾んでＭＯＳトランジスタが形成されているが、
これらのＭＯＳトランジスタの平面形状は従来のような
矩形ではなく、ゲート電極２６．２８に従って折れ曲が
った形状になっている。

ソース・ドレイン領域のセル幅方向（図では横方向）の
長さは均一ではなく、従来と同程度に長い部分とそれよ
り短い部分とを含んでいる。２本のゲート電極２６．２
８のクランク形状の折れ曲がり部分をセルの高さ方向（
図では縦方向）にずらすことにより、ソース・ドレイン
領域のセル幅方向の長さの長い部分がセルの高さ方向に
ずれて配置される。

３０．３２．３４は後の工程で形成されるメタル配線で
あり１例えば入出力セルに接続される２層目のメタル配
線とする。メタル配線３０，３２゜３４とソース・ドレ
イン領域とのコンタクト３６゜３８．４０はソース・ド
レイン領域のセル幅方向の長さの長い部分に形成される
。

フィールド領域２２．２４の間で両頭域を分離している
領域では、ゲート電極２６．２８に帳の広い部分２６ａ
、２８ａが互いにセルの高さ方向にずれた位置に形成さ
れている。この部分２６ａ。

２８ａはメタル配線とコンタクトを形成するために利用
される。

メタル配線３０，３２．３４は後の工程で形成されるも
のであるが、セルＩｇ　Ｗ　ｃを決める上で重要であり
、メタル配線３０，３２，３；！の配置はセルの形状を
決める上で重要である０ｍ２はメタル配線幅の最小許容
幅であり、Ｓ２は最小許容スペースである。

メタル配線３０，３２．３４のプロセス条件の方がフィ
ールド２２．２４のプロセス条件より厳しい場合、フィ
ールド領域２２．２４がメタル配線３０．３４で規定さ
れる境界の内側にあれば、フィールド領域２２．２４に
関する条件１例えば隣接゛フィールド間のスペースやフ
ィールドコンタクトのオーバーラツプなど、をすべて満
足することができる。

メタル配線３０，３２．３４はソース・ドレイン領域の
セル幅方向の長さが長くなった部分で幅が広くなり、そ
の部分でコンタクトホールやピアホールを形成する。こ
うすればゲート電極２６゜２８とコンタクトとの接触を
防ぐことができる。

■はコンタクトホールやピアホールが形成される領域の
幅であり、メタルオーバラップを含んでいる。

本実施例によれば、セル幅Ｗｃはメタル配線３０．３２
，３４のトラック幅ｍ２の２倍と、メタル配Ｍ３０，３
２，３４のトラック間スペースの３倍と、コンタクトホ
ールやビヤホールが形成される部分のメタル配線の幅Ｖ
の合計となる。

フィールド領域２２．２４の高さＷｔはほぼトランジス
タ幅（チャネル＠）に対応するが、実際のトランジスタ
幅は約（Ｗｔ＋Ｖ−Ｐ）である。

また、基本セルの高さＨｅを従来のものと同じにすれば
、ゲート電極２６．２８が折れ曲がることによってトラ
ンジスタ幅（チャネル幅）が長くなる。もし、ＭＯＳト
ランジスタのスイッチングスピードやファンアウト数を
従来と同じに保つことを前提とすれば、基本セルの高さ
Ｈｃを短くすることができ、結果として基本セル面積を
さらに縮小することができる。しかし、基本セルを図で
横方向に接続して規模の大きなセルを構成するのに必要
となるスルーラインの形成に便利なようにするには、基
本セルの高さＨｃを必要以上に大きくして従来の基本セ
ルの高さと同程度にすればよい。

（効果） 本発明ではゲート電極をフィールド領域でクランク形に
折り曲げてコンタクトを形成しない領域のソース・ドレ
イン領域のセル幅方向の長さを短かくしたので、基本セ
ルの面積が縮小し、セル密度が増加し、結果として単位
チップサイズ当たりのゲート数を増加させることができ
る。

【図面の簡単な説明】

第１図は一実施例の基本セルを示す平面図、第２図は従
来の基本セルを示す平面図である。 ２２．２４・・・・・・フィールド領域、２６．２８・
・・・・・ポリシリコンゲート電極、３０，３２．３４
・・・・・・メタル配線、３６，３８．４０・・・・・
・コンタクト。

Claims (1)

【特許請求の範囲】
1. （１）フィールド領域をポリシリコンゲート電極が横切
   って構成しているＭＯＳトランジスタを備えた基本セル
   が規則的に配列されたゲートアレイにおいて、各基本セ
   ルでポリシリコンゲート電極がクランク形に折れ曲がっ
   てソース・ドレイン領域のセル幅方向の長さが場所的に
   不均一になっており、ソース・ドレイン領域のセル幅方
   向の長さの長い部分でメタル配線のコンタクトが形成さ
   れるゲートアレイ。