CN1501491A

CN1501491A - 多晶硅自行对准接触插塞与多晶硅共享源极线及制作方法

Info

Publication number: CN1501491A
Application number: CNA021504288A
Authority: CN
Inventors: 高u苓; 高瑄苓; 吴俊沛; 陈辉煌; 蔡文彬; 钟维民
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2002-11-12
Filing date: 2002-11-12
Publication date: 2004-06-02
Anticipated expiration: 2022-11-12
Also published as: CN1291491C

Abstract

本发明涉及一种多晶硅自行对准接触插塞与多晶硅共享源极线，形成于一半导体组件中，该半导体组件包括有沿Y轴方向相邻的一第一单元与一第二单元，每一个单元中包括有：一第一栅极结构以及一第二栅极结构，定义形成于一半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口。一漏极区域，形成于半导体硅基底内。一接触洞，形成于该第一单元以及该第二单元之间，以暴露该漏极区域的表面。一多晶硅自行对准接触插塞，形成于该接触洞内。一多晶硅共享源极线，形成于该开口内。

Description

多晶硅自行对准接触插塞与多晶硅共享源极线及制作方法

技术领域

本发明涉及一种自行对准接触插塞制造方法，特别涉及一种制作于漏极区域上方的多晶硅自行对准接触插塞，以及一种制作于源极区域以及浅沟隔离区域上方的多晶硅共享源极线。

背景技术

在半导体组件的制造中，包括有：存储组件(如：掩膜式只读存储器、闪存、可抹除且可编程只读存储器)以及逻辑组件(如：微处理器、控制器、CMOS感应器)的制造，皆可利用自行对准接触插塞制造方法使栅极结构之间的位置更靠近以达到缩小尺寸的目的，而且对于与漏极区域形成店连接的接触插塞而言，这并不会使栅极结构与接触插塞之间遇到短路的问题。此外，沿着字符线的方向需要制作一共享源极线，用来内连接存储单元中的源极区域。

美国专利第6,194,784号公开一种自行对准接触插塞制造方法，可以忽略接触插塞与栅极间的间距。请参阅图5A至5C，其显示现有自行对准接触插塞制造方法的沿着位线方向的剖面示意图。如图5A所示，一半导体基底40中包括有数个源极区域41以及漏极区域42，且半导体基底40表面上定义有数个栅极结构44。每一个栅极结构44是由一栅极氧化层45、一浮置栅极层46、一介电层47、一控制栅极层48以及一硅化钨层49所依序堆栈而构成，而且每一个栅极结构44的表面会被一绝缘层50以及一蚀刻停止层5 1所覆盖。在现有自行对准接触插塞制造方法中，先于半导体基底40的整个表面上沉积一介电层52，然后于介电层52表面上定义形成一具有一开口55的光阻层54。后续如图5B所示，利用微影与干蚀刻制造方法，将开口55下方的介电层52以及绝缘层50去除，以形成一接触洞56，可暴露出漏极区域42的表面。接着将光阻层54去除。而后图5C所示，于接触洞56内填满一导电层58，以提供作为一自行对准接触插塞。但是，在介电层52中定义接触洞56的图案时，使用的沉积、微影与蚀刻制造方法会导致接触洞56的光学容忍度变小，且会增加制造方法成本。

美国专利第6,294,431号公开一种方法，将一共享源极线埋入场氧化区域下方，并将掺质植入共享源极线中。图6A显示现有共享源极线制造方法的上视图，图6B为沿图6A的切线IV-IV显示现有共享源极线制造方法的剖面示意图。在一硅芯片60表面上，数条有效区域64与数条多晶硅层62形成垂直相交，且两相邻的有效区域64之间由一场氧化区域66构成隔绝效果。另外，在两相邻的多晶硅层62之间定义有一预定区域68，是用来制作源极线与源极区域的位置。首先，利用自行对准源极(self-aligned source，SAS)制造方法，先定义形成一光阻掩膜70，其平行排列于两条多晶硅层62的中间区域以覆盖住漏极区域。然后，进行离子布植方法，可使掺质穿越场氧化区域66而植入硅芯片60中，以形成一具有高掺质浓度的埋入式硅层72。随后，通过进一步的离子布植，可于条状的有效区域64内形成数个源极区域74，且源极区域74可以电连接至埋入式硅层72。如此一来，位于场氧化区域66下方的埋入式硅层72可成为一共享源极线。然而，这种制作方式无法确保共享源极线内的电连续性。

除此之外，美国专利第6,218,265号公开一种方法，是使用SAS制造方法搭配倾角式离子布植(tilted ion implantation)制造方法，可于一半导体硅基底中制作一共享源极线。不过，在开口内进行蚀刻以及倾角式离子布植的过程中，会遇到制造方法上的问题，仍有待改善。

发明内容

本发明主要目的是在漏极区域上提供一多晶硅自行对准接触插塞，并于源极区域与浅沟隔离区域(shallow trench isolation，STI)上提供一多晶硅共享源极线，以解决现有技术所产生的问题。

本发明提出一种多晶硅自行对准接触插塞与多晶硅共享源极线，形成于一半导体组件中，该半导体组件包括有沿Y轴方向相邻的一第一单元与一第二单元，每一个单元中包括有：一第一栅极结构以及一第二栅极结构，定义形成于一半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面。一漏极区域，形成于该第一单元的第二栅极结构以及该第二单元的第一栅极结构之间的半导体硅基底内。一接触洞，形成于该第一单元以及该第二单元之间，以暴露该漏极区域的表面。一多晶硅自行对准接触插塞，形成于该接触洞内。一多晶硅共享源极线，形成于该开口内。

本发明的一优点在于，本发明于接触洞内制作多晶硅自行对准接触插塞的步骤中，不需额外进行一介电层的沉积、微影与蚀刻，便可以定义完成接触插塞的图案，因此可以提高接触插塞的光学容忍度。

本发明的另一优点在于，本发明方法可以将沿X轴方向延伸的共享源极线定义形成于浅沟隔离区域以及每一个源极区域的表面，因此不会遇到在开口内进行蚀刻以及倾角式离子布植的相关问题。

附图说明

图1为本发明第一实施例的存储组件的布局上视图；

图2A与2B为沿着图1的切线I-I显示本发明第一实施例的多晶硅自行对准接触插塞的制作方法的剖面示意图；

图2C为沿着图1的切线II-II显示本发明第一实施例的漏极区域沿X轴方向排列的剖面示意图；

图2D为沿着图1的切线III-III显示本发明第一实施例的共享源极线的剖面示意图；

图3为本发明第二实施例的存储组件的布局上视图；

图4A为沿着图3的切线I-I显示本发明第二实施例的多晶硅自行对准接触插塞的剖面示意图；

图4B为沿着图3的切线II-II显示本发明第二实施例的漏极区域沿X轴方向排列的剖面示意图；

图4C为沿着图3的切线III-III显示本发明第二实施例的共享源极线的剖面示意图；

图5A至5C为现有自行对准接触插塞制造方法的沿着位线方向的剖面示意图：

图6A为现有共享源极线制造方法的上视图；

图6B为沿图6A的切线IV-IV的现有共享源极线制造方法的剖面示意图；

符号说明

现有技术中：

40--半导体基底；41--源极区域；42--漏极区域；44--栅极结构；

45--栅极氧化层；46--浮置栅极层；47--介电层；48--控制栅极层；

49--硅化钨层；50--绝缘层；51--蚀刻停止层；52--介电层；

54--光阻层；55--开口；56--接触洞；58--导电层；60--硅芯片；

62--多晶硅层；66--场氧化区域；64--有效区域；68--预定区域；

70--光阻掩膜；72--埋入式硅层；74--源极区域。

本发明技术中：

STI--浅沟隔离区域；WL₁--第一字符线；WL₂--第二字符线；

CSL--共享源极线；C--多晶硅自行对准接触插塞；

10--半导体硅基底；12A、12B、12C、12D--堆栈栅极结构；

13--栅极氧化层；14--浮置栅极层；15--ONO三层结构；

16--控制栅极层；17--硅化钨层；18--氮化硅盖层；

20--源极区域；22--漏极区域；24--侧壁子；

26--开口；28--接触洞；30--多晶硅层；

30A--多晶硅自行对准接触插塞；30B--多晶硅共享源极线。

具体实施方式

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出较佳实施例，并配合附图作详细说明如下：

本发明提供一种多晶硅自行对准接触插塞制造方法，可使多晶硅接触插塞电连接至一多晶硅共享源极线，且本发明可应用于各种半导体组件的制造中，包括有：存储组件(如：掩膜式只读存储器、闪存、可抹除且可编程只读存储器)以及逻辑组件(如：微处理器、控制器、CMOS感应器)的制造。

第一实施例

图1为本发明第一实施例的存储组件的布局上视图。图2A与2B为沿着图1的切线I-I显示本发明第一实施例的多晶硅自行对准接触插塞的制作方法的剖面示意图，图2C为沿着图1的切线II-II显示本发明第一实施例的漏极区域沿X轴方向排列的剖面示意图，图2D为沿着图1的切线III-III显示本发明第一实施例的共享源极线的剖面示意图。

如图1所示，以一个闪存组件为例，数个浅沟隔离区域STI可定义出一存储单元数组。在每一个存储单元中包括有一沿X轴方向延伸的第一字符线WL₁、一沿X轴方向延伸的第二字符线WL₂、一沿Y轴方向延伸的位线以及一沿X轴方向延伸的共享源极线CSL，其中的共享源极线CSL设置于第一字符线WL₁与第二字符线WL₂之间，且共享源极线CSL可与数个源极区域形成电连接。另外，一多晶硅自行对准接触插塞C形成于一漏极区域上方，且沿Y轴方向相邻的两个存储单元可共享此漏极区域。

如图2A所示，沿着Y轴方向上，一半导体硅基底10的表面上定义有数个堆栈栅极结构12A、12B、12C、12D，可提供作为数条字符线结构。每一个堆栈栅极结构12是由一栅极氧化层13、一浮置栅极层14、一ONO三层结构15、一控制栅极层16、一硅化钨层17以及一氮化硅盖层18所依序堆栈而成。一源极区域20的制作，是将掺质植入于两相邻的堆栈栅极结构12A、12B之间的半导体硅基底10中，相同地，将掺质植入于两相邻的堆栈栅极结构12C、12D之间的半导体硅基底10中，也可形成另一源极区域20。一漏极区域22的制作，是将掺质植入于两相邻的堆栈栅极结构12B、12C之间的半导体硅基底10中。此外，通过介电层的沉积与非等向性蚀刻制造方法，可于每一个堆栈栅极结构12的侧壁上形成一侧壁子24，其材质可选用氧化物或氮化物。另外，一开口26分别形成于两相邻的堆栈栅极结构12A、12B之间以及两相邻的堆栈栅极结构12C、12D之间，用以暴露每一个源极区域20的表面；一接触洞28形成于两相邻的堆栈栅极结构12B、12C之间，用以暴露漏极区域22。

在本发明第一实施例的多晶硅自行对准接触插塞的制造方法中，如图2B所示，是先将一多晶硅层30沉积在半导体硅基底10的整个表面上，直至到达可以填满开口26以及接触洞28的厚度。然后，使用蚀刻方式或化学机械研磨(chemical mechanical polishing，CMP)方法，对多晶硅层30进行回蚀刻直至使多晶硅层30的顶面高度与氮化硅盖层18的顶面高度切齐，则残留于接触洞28内的多晶硅层30成为一多晶硅自行对准接触插塞30A。而且，残留于开口26内的多晶硅层30成为一多晶硅共享源极线30B，其可电连接沿字符线方向设置的源极区域20。

如图2C所示，沿着X轴方向上，多晶硅自行对准接触插塞30A定义形成于每一个漏极区域22的表面上，但可以暴露出浅沟隔离区域STI的表面。如图2D所示，沿着X轴方向上，共享源极线30B定义形成于浅沟隔离区域STI以及每一个源极区域20的表面上。

相较于现有技术，本发明于接触洞28内制作多晶硅自行对准接触插塞30A的步骤中，不需额外进行一介电层的沉积、微影与蚀刻，便可以定义完成接触插塞30A的图案，因此本发明方法可以提高接触插塞30A的光学容忍度。而且，相较于现有使用自行对准源极(self-aligned source，SAS)制造方法或是浅沟隔离制造方法(shallow trench isolation，STI)并搭配倾角式离子布植(tilted ion implantation)制造方法，本发明方法可以将沿X轴方向延伸的共享源极线30B定义形成于浅沟隔离区域STI以及每一个源极区域20的表面，因此不会遇到在开口内进行蚀刻以及倾角式离子布植的相关问题。

第二实施例

图3显示本发明第二实施例的存储组件的布局上视图。图4A为沿着图3的切线I-I显示本发明第二实施例的多晶硅自行对准接触插塞的剖面示意图，图4B为沿着图3的切线II-II显示本发明第二实施例的漏极区域沿X轴方向排列的剖面示意图，图4C为沿着图3的切线III-III显示本发明第二实施例的共享源极线的剖面示意图。

如图3所示，以一个闪存组件为例，数个浅沟隔离区域STI可定义出一存储单元数组。在每一个存储单元中包括有一沿X轴方向延伸的第一字符线WL₁、一沿X轴方向延伸的第二字符线WL₂、一沿Y轴方向延伸的位线以及一沿X轴方向延伸的共享源极线CSL，其中的共享源极线CSL设置于第一字符线WL₁与第二字符线WL₂之间，且共享源极线CSL可与数个源极区域形成电连接。另外，一多晶硅自行对准接触插塞C形成于一漏极区域上方，且沿Y轴方向相邻的两个存储单元可共享此漏极区域。

如图4A所示，沿着Y轴方向上，一半导体硅基底10的表面上定义有数个堆栈栅极结构12A、12B、12C、12D，可提供作为数条字符线结构。每一个堆栈栅极结构12是由一栅极氧化层13、一浮置栅极层14、一ONO三层结构15、一控制栅极层16、一硅化钨层17以及一氮化硅盖层18所依序堆栈而成。一源极区域20的制作，是将掺质植入于两相邻的堆栈栅极结构12A、12B之间的半导体硅基底10中，相同地，将掺质植入于两相邻的堆栈栅极结构12C、12D之间的半导体硅基底10中，也可形成另一源极区域20。一漏极区域22的制作，是将掺质植入于两相邻的堆栈栅极结构12B、12C之间的半导体硅基底10中。此外，通过介电层的沉积与非等向性蚀刻制造方法，可于每一个堆栈栅极结构12的侧壁上形成一侧壁子24，其材质可选用氧化物或氮化物。另外，一开口26分别形成于两相邻的堆栈栅极结构12A、12B之间以及两相邻的堆栈栅极结构12C、12D之间，用以暴露每一个源极区域20的表面；一接触洞28形成于两相邻的堆栈栅极结构12B、12C之间，用以暴露漏极区域22。

在本发明第二实施例的多晶硅自行对准接触插塞的制造方法中，系先将一多晶硅层30沉积在半导体硅基底10的整个表面上，但是其厚度较第一实施例小，多晶硅层30只会填满开口26但不会填满接触洞28，因此多晶硅层30只会沉积在接触洞28的侧壁与底部。然后，使用微影与干蚀刻方式，将接触洞28内的多晶硅层30定义成为一多晶硅自行对准接触插塞30A，并将开口26内的多晶硅层30定义成为一多晶硅共享源极线30B，其可电连接沿字符线方向设置的源极区域20。

如图4B所示，沿着X轴方向上，多晶硅自行对准接触插塞30A定义形成于每一个漏极区域22的表面上，但可以暴露出浅沟隔离区域STI的表面。如图4C所示，沿着X轴方向上，共享源极线30B定义形成于浅沟隔离区域STI以及每一个源极区域20的表面上。

虽然本发明已以一较佳实施例公开如上，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本发明的精神和范围内，当可作一些等效更动与润饰，因此本发明的保护范围以权利要求为准。

Claims

1.一种多晶硅自行对准接触插塞与多晶硅共享源极线，形成于一半导体组件中，其特征在于，该半导体组件包括有：

一第一单元，其包括有：一第一栅极结构以及一第二栅极结构，定义形成于一半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面；

一第二单元，沿Y轴方向相邻于该第一单元，且包括有：一第一栅极结构以及一第二栅极结构，定义形成于该半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面；

一漏极区域，形成于该第一单元的第二栅极结构以及该第二单元的第一栅极结构之间的半导体硅基底内；

一接触洞，形成于该第一单元以及该第二单元之间，以暴露该漏极区域的表面；

一多晶硅自行对准接触插塞，形成于该接触洞内；以及

一多晶硅共享源极线，形成于该开口内。

2.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，该多晶硅自行对准接触插塞是完全填满该接触洞。

3.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，该多晶硅自行对准接触插塞形成于该接触洞的侧壁与底部。

4.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，还包括有：

一第三单元，沿X轴方向相邻于该第一单元，且包括有：一第一栅极结构以及一第二栅极结构，定义形成于该半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面；以及

一浅沟隔离区域，形成于该半导体基底中，且可隔绝该第一单元的源极区域以及该第三单元的源极区域。

5.如权利要求4所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，该多晶硅共享源极线是沿着X轴方向而形成于该浅沟隔离区域以及该源极区域上。

6.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，该侧壁子的材质为氧化物或硅化物。

7.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，该半导体组件可为以下的任一种，包括有：掩膜式只读存储器、闪存、可抹除且可编程只读存储器、微处理器、控制器以及CMOS感应器。

8.如权利要求1所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，每一个栅极结构是由一栅极氧化层、一浮置栅极层、一ONO三层结构、一控制栅极层以及一盖层所依序堆栈而成。

9.如权利要求8所述的多晶硅自行对准接触插塞与多晶硅共享源极线，其特征在于，每一个栅极结构另包括有一硅化钨层，设置于该控制栅极层以及该盖层之间。

10.一种多晶硅自行对准接触插塞与共享源极线的制作方法，其特征在于，包括有下列步骤：

提供一半导体组件，其包括有沿Y轴方向相邻的一第一单元以及一第二单元，其中该第一单元以及该第二单元中均分别包括有：一第一栅极结构以及一第二栅极结构，定义形成于一半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面；而且，位于该第一单元的第二栅极结构以及该第二单元的第一栅极结构之间的半导体硅基底内包括有一漏极区域；而且，位于该第一单元以及该第二单元之间包括有一接触洞，可暴露该漏极区域的表面；

形成一多晶硅层，以覆盖该半导体硅基底的整个表面，并填满该开口以及该接触洞；以及

进行化学机械研磨制造方法，将该多晶硅层的顶面高度与该栅极结构的顶面高度切齐，则残留于该接触洞内的多晶硅层成为一多晶硅自行对准接触插塞，而残留于该开口内的多晶硅层成为一多晶硅共享源极线。

11.如权利要求10所述的多晶硅自行对准接触插塞与共享源极线的制作方法，其特征在于，该半导体组件上另包括有：

一浅沟隔离区域，形成于该半导体系基底中，且可隔绝该第一单元的源极区域以及该第三单元的源极区域。

12.如权利要求11所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其中该多晶硅共享源极线是沿着X轴方向而形成于该浅沟隔离区域以及该源极区域上。

13.如权利要求10所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该侧壁子的材质为氧化物或硅化物。

14.如权利要求10所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该半导体组件可为以下的任一种，包括有：掩膜式只读存储器、闪存、可抹除且可编程只读存储器、微处理器、控制器以及CMOS感应器。

15.如权利要求10所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，每一个栅极结构是由一栅极氧化层、一浮置栅极层、一ONO三层结构、一控制栅极层以及一盖层所依序堆栈而成。

16.一种多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，包括有下列步骤：

提供一半导体组件，其包括有沿Y轴方向相邻的一第一单元以及一第二单元，其中该第一单元以及该第二单元中均分别包括有：一第一栅极结构以及一第二栅极结构，定义形成于一半导体硅基底的表面上；一侧壁子，分别形成于该第一栅极结构以及该第二栅极结构的侧壁上；一源极区域，形成于该第一栅极结构以及该第二栅极结构之间的半导体硅基底内；以及一开口，形成于于该第一栅极结构以及该第二栅极结构之间，以暴露该源极区域的表面；而且，位于于该第一单元的第二栅极结构以及该第二单元的第一栅极结构之间的半导体硅基底内包括有一漏极区域；而且，位于该第一单元以及该第二单元之间包括有一接触洞，可暴露该漏极区域的表面；

形成一多晶硅层，以覆盖该半导体硅基底的整个表面，使该多晶硅层填满该开口，但该多晶硅层并未完全填满该接触洞；以及

将该接触洞内的多晶硅层定义成为一多晶硅自行对准接触插塞，并将该开口内的多晶硅层定义成为一多晶硅共享源极线。

17.如权利要求16所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该半导体组件上另包括有：

18.如权利要求17所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该多晶硅共享源极线是沿着X轴方向而形成于该浅沟隔离区域以及该源极区域上。

19.如权利要求16所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该侧壁子的材质为氧化物或硅化物。

20.如权利要求16所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，该半导体组件可为以下的任一种，包括有：掩膜式只读存储器、闪存、可抹除且可编程只读存储器、微处理器、控制器以及CMOS感应器。

21.如权利要求16所述的多晶硅自行对准接触插塞与多晶硅共享源极线的制作方法，其特征在于，每一个栅极结构是由一栅极氧化层、一浮置栅极层、一ONO三层结构、一控制栅极层以及一盖层所依序堆栈而成。