CN101728361B - 一种半导体元件结构 - Google Patents

Abstract

本发明是有关于一种半导体元件结构，其包含一基板及一图案化层。该图案化层经图案化而具有设置在基板上的开放区及密集区。该图案化层包含在密集区中的一第一图案，邻接于该开放区，及一第二图案。该第一图案具有一第一底部宽度。第二图案具有第二底部宽度。该第一图案的底部包含一面对该开放区的凹处，使得第一底部宽度是接近该第二底部宽度。

Description

一种半导体元件结构 

技术领域

本发明涉及一种半导体元件结构，特别是涉及一种密集区的底部具有统一宽度的半导体元件结构。 

背景技术

随着半导体元件的快速发展，高性能、高集成度、低成本及形状轻巧已成为设计电子产品的目标。因此，具有不同功能的各种装置制造于同一晶片上而符合上述目标，以致于图案密度在该相同的晶片中有所不同。 

在蚀刻制造工艺中，已知蚀刻轮廓是受图案密度影响。一些诸如非挥发性存储器的半导体元件具有开放区及密集区。因此，密集区中边缘图案的轮廓与该密集区中其他图案会有所不同。 

例如，非挥发性存储器的形成方法，包含依序在基板上形成氧化物-氮化物-氧化物(ONO)复合层、多晶硅层及图案化光刻胶层。接着，使用该图案化光刻胶层作为掩模，对该多晶硅层进行蚀刻制造工艺，如此形成具有开放区及密集区的图案化多晶硅层。在形成图案化多晶硅层的步骤期间，聚合物严重累积在开放区上，以致于密集区边缘处的图案具有一面对开放区的倾斜侧壁，其底部宽度是大于密集区中其他图案。再者，底部宽度是与底部面积成比例，且该底部面积在操作速度方面扮演重要的角色。因此，不同的底部宽度导致不同的操作速度，同时可能于擦除或写入操作期间发生错误。 

由此可见，上述现有的半导体元件结构在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的半导体元件结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。 

发明内容

本发明的目的在于，克服现有的半导体元件结构存在的缺陷，而提供一种新型结构的半导体元件结构，所要解决的技术问题是使其具有在该密集区不同处的一统一的底部宽度，可提升该装置的操作稳定度，非常适于实用。 

本发明的另一目的在于，提供一种半导体的制造方法，其可避免由于不同底部宽度所导致不同的操作速度造成的不完全擦除或写入现象，非常适于实用。 

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件结构，其包含：一基板；以及一图案化层，经图案化而具有设置在该基板上的开放区及密集区，该密集区包含一第一图案，其邻接于该开放区，及一第二图案，其中，该第一图案具有一第一底部宽度，第二图案具有一第二底部宽度，该第一图案的底部包含一面对该开放区的凹处，该第一底部宽度与该第二底部宽度满足以下条件： 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的一种半导体元件结构，其中所述的第一底部宽度及第二底部宽度相等。 

前述的一种半导体元件结构，其中所述的第一图案更具有介于其顶部和底部之间的一中间部分的一中间宽度，其中该中间宽度是该第一图案的最大宽度。 

前述的一种半导体元件结构，其更包含设置在该基板与该图案化层之间的一介电层。 

前述的一种半导体元件结构，其中所述的介电层包含氧化硅-氮化硅-氧化硅复合层。 

前述的一种半导体元件结构，其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在该基板与该浮动栅极之间的隧穿介电层。 

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件结构，其包含：一基板；以及一图案化层，设置在该基板上，其具有一第一图案、一第二图案及一第三图案，其中该第一图案是在该第二图案与该第三图案之间，该第一图案与该第二图案之间的距离小于该第一图案与该第三图案之间的距离，该第一图案及该第三图案分别具有彼此面对的一第一底部宽部、一中间宽度及一底部的凹处，该第一、第三图案的该第一底部宽度分别小于该第一、第三图案的该中间宽度，且该第一、第三图案的该第一底部宽度与该第二图案的第二底部宽度至少满足以下条件的其中之一： 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的一种半导体元件结构，其中所述的第一底部宽度与该第二底部宽度相等。 

前述的一种半导体元件结构，其中所述的第一图案的中间宽度及该第二图案的中间宽度分别是该第一图案及该第三图案的最大宽度。 

前述的一种半导体元件结构，其更包含设置在该基板与该图案化层之间的一介电层。 

前述的一种半导体元件结构，其中所述的介电层包含氧化硅-氮化硅-氧化硅复合层。 

前述的一种半导体元件结构，其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在该基板与该浮动栅极之间的隧穿介电层。 

本发明的目的及解决其技术问题另采用以下技术方案来实现。依据本发明提出的一种半导体元件结构，其包含：一基板；以及一图案化层，设置在该基板上，具有一开放区及一密集区，其包含设置在该密集区中的一第一图案，该第一图案邻接于该开放区，其中该第一图案具有一面对该密集区的平坦表面及一面对该开放区的不平坦表面。 

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。 

前述的一种半导体元件结构，其特征在于其中所述的第一图案的底部包含一面对该开放区的凹处，使得该第一图案的底部宽部小于该第一图案的中间宽度。 

前述的一种半导体元件结构，其中所述的图案化层更包含多个在密集区中第一图案旁的第二图案，每一该些第二图案具有平坦表面。 

前述的一种半导体元件结构，其中所述的第一图案的底部包含一面对开放区的凹处，使得该第一图案的底部宽部与每一该些第二图案的底部宽度满足以下条件： 

前述的一种半导体元件结构，其更包含设置在该基板与该图案化层之间的一介电层。 

前述的一种半导体元件结构，其中所述的介电层包含一个氧化硅-氮化硅-氧化硅复合层。 

前述的一种半导体元件结构，其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在 该基板与该浮动栅极之间的隧穿介电层。 

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下： 

为达到上述目的，本发明提供了一种半导体元件结构，其包含一基板及一图案化层。该图案化层经图案化而具有设置在基板上的开放区及密集区。该图案化层包含在密集区中的一第一图案邻接于该开放区及一第二图案。该第一图案具有一第一底部宽度。该第二图案具有一第二底部宽度。该第一图案的底部包含一面对开放区的凹处，如此该第一底部宽度是接近于第二底部宽部，即，该第一底部宽度与该第二底部宽度满足以下条件： 

根据本发明的实施例，第一底部宽度及第二底部宽度是实质相等。 

根据本发明的实施例，第一图案更具有介于其顶部和底部之间的中间部分的中间宽度，其中该中间宽度是该第一图案的最大宽度。 

根据本发明的实施例，该半导体元件结构更包含设置在基板与该图案化层之间的一介电层。 

根据本发明的实施例，该介电层可以是一ONO复合层。 

根据本发明的实施例，该图案化层是一堆叠结构，包含依序设置在基板上的浮动栅极、栅极间介电层、控制栅极，更包含在基板与浮动栅极之间的隧穿介电层。 

另外，为达到上述目的，本发明还提供了一种半导体元件结构，包含一基板及设置在基板上的图案化层。图案化层具有一第一图案、一第二图案及一第三图案，及该第一图案是在该第二图案与第三图案之间，该第一图案与第二图案之间的距离小于第一图案与第三图案之间的距离。第一图案及第三图案分别具有彼此面对的第一底部宽部、中间宽度及一底部的凹处，以致于第一底部宽度小于中间宽度及第一底部宽度接近第二图案的第二底部宽度，该第一、第三图案的该第一底部宽度与该第二图案的第二底部宽度满足至少以下条件的其中之一： 

根据本发明的实施例，该第一底部宽度及第二底部宽度实质相等。 

根据本发明的实施例，该中间宽度是第一图案及第三图案的最大宽度。 

根据本发明的实施例，该装置更包含设置在该基板与该图案化层之间的一介电层。 

根据本发明的实施例，该介电层可以是一ONO复合层。 

根据本发明的实施例，该图案化层系一堆叠结构，包含依序设置在基板上的浮动栅极、栅极间介电层、控制栅极，更包含在基板与浮动栅极之间的隧穿介电层。 

再者，为达到上述目的，本发明再提供了一种半导体元件结构，包含一基板及设置在基板上一图案化层。该图案化层具有一开放区及一密集区。该图案化层包含设置在密集区中的一第一图案，邻接于该开放区。该第一图案具有一面对该密集区的近乎平坦表面及一面对该开放区的不平坦表面。 

根据本发明的实施例，该第一图案的底部包含一面对开放区的凹处，如此第一图案之底部宽部是小于第一图案的中间宽度。 

根据本发明的实施例，该图案化层更包含多个在密集区中第一图案旁的第二图案，及每一该些第二图案具有近乎平坦表面。 

根据本发明的实施例，该第一图案的底部包含一面对开放区的凹处，如此第一图案的底部宽部是接近每一第二图案的底部宽度，即，该第一图案的底部宽部与每一该些第二图案的底部宽度满足以下条件： 

根据本发明的实施例，该装置更包含设置在基板与图案化层之间的介电层。 

根据本发明的实施例，该介电层可以是一ONO复合层。 

根据本发明的实施例，该图案化层是一堆叠结构，包含依序设置在基板上的浮动栅极、栅极间介电层、控制栅极，更包含在基板与浮动栅极之间的隧穿介电层。 

借由上述技术方案，本发明一种半导体元件结构至少具有下列优点及有益效果：本发明中，该半导体元件具有一形成在密集区中边缘图案底部的凹处，如此边缘图案的底部宽度是接近或甚至实质上等于密集区中其他图案。因此，该装置的性能诸如横跨该装置的操作速度可实质相等，及可解决擦除或写入不完全的问题。 

综上所述，本发明是有关于一种半导体元件结构，其包含一基板及一图案化层。该图案化层经图案化而具有设置在基板上的开放区及密集区。该图案化层包含在密集区中的一第一图案，邻接于该开放区，及一第二图案。该第一图案具有一第一底部宽度。第二图案具有第二底部宽度。该第一图案的底部包含一面对该开放区的凹处，使得第一底部宽度是接近该第二底部宽度。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。 

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。 

附图说明

图1A是概略地例示根据本发明的实施例的一半导体元件结构的横剖面图。 

图1B是根据本发明的实施例的一半导体元件结构的扫描式电子显微镜(SEM)图片。 

图1C是概略地例示根据本发明的实施例的另一半导体元件结构的横剖面图。 

图2A是概略地例示根据本发明的第一实施例的一半导体元件的制造方法的图案化光刻胶层的形成步骤的横剖面图。 

图2B是概略地例示根据本发明的第一实施例的一半导体元件的制造方法的图案化掩模层的形成步骤的横剖面图。 

图2C是概略地例示根据本发明的第一实施例的一半导体元件的制造方法的图案化层的形成步骤的横剖面图。 

图3A是概略地例示根据本发明的第二实施例的一半导体元件的制造方法的图案化光刻胶层的形成步骤的横剖面图。 

图3B是概略地例示根据本发明的第二实施例的一半导体元件的制造方法的图案化掩模层的形成步骤的横剖面图。 

图3C是概略地例示根据本发明的第二实施例的一半导体元件的制造方法的图案化层的形成步骤的横剖面图。 

图4是概略地例示根据本发明的第三实施例的一半导体元件结构的横剖面图。 

图5是概略地例示根据本发明的第四实施例的一半导体元件结构的横剖面图。 

100、200、300：基板  101、201、301：介电层 

102：图案化层        103：开放区 

104：图案            104a：图案 

104b：图案           105：密集区 

105a：密集区         105b：密集区 

106：图案            106a：图案 

106b：图案           107：凹处 

107a：凹处           107b：凹处 

202、302：标靶层     202a：图案化层 

204：掩模层            204a：图案化掩模层 

206：图案化光刻胶层    207：开放区 

209：密集区            211：开放区 

213：密集区            215：开放区 

216：图案              217：密集区 

217a：密集区           217b：密集区 

218：图案              219：凹处 

221：底氧化物层        222：氮化物层 

223：顶氧化物层        302a：图案化层 

304：掩模层            304a：图案化掩模层 

306：图案化光刻胶层    307：开放区 

309：密集区            311：开放区 

313：密集区            315：开放区 

316：图案              317：密集区 

317a：密集区           317b：密集区 

318：图案              319：凹处 

321：导电层            321a：图案化导电层 

322：介电层            322a：图案化介电层 

323：导电层            323a：图案化导电层 

D1：距离               D2：距离 

L1：宽度               L2：宽度 

L3：宽度               L4：宽度 

L5：宽度               L6：宽度 

L7：宽度               L8：宽度 

S1：距离               S2：距离 

S3：距离               W1：宽度 

W2：宽度               W3：宽度 

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的一种半导体元件结构其具体实施方式、结构、特征及其功效，详细说明如后。 

图1A是概略地例示根据本发明的实施例的一半导体元件结构的横剖面图。图1B是根据本发明的实施例的一半导体元件结构的扫描式电子显微镜(SEM)图片。 

请参阅图1A所示，一半导体元件结构，其包含一基板100及一图案化层102。该基板100可以是半导体基板，诸如一硅基板。该图案化层102是设置在该基板100上。在一实施例，该图案化层102可以是介电层。在另一实施例，该图案化层可以是一包含金属、多晶硅、多晶金属硅化物或自我对准金属硅化物的导电层。该半导体元件结构更包含一设置在该基板100与该图案化层102之间的介电层101。例如，该介电层101可以是一复合层或多层诸如包含一底氧化物层、氮化物层及一顶氧化物层的ONO层，以及该图案化层102可以是一多晶硅层。在另一实施例，图案化层102可以是一堆叠结构，诸如包含依序设置在基板100上的浮动栅极、栅极间介电层及控制栅极的存储栅极结构，以及该介电层101可以是一隧穿介电层，诸如氧化物层。

该图案化层102被图案化而具有一开放区103及一密集区105。该图案化层102包含在密集区105中的一个图案104及多个图案106。该图案104是设置在邻近开放区103处。该些图案106是设置该图案104旁。图案104具有一底部宽度L1及一顶部宽度L2。该图案104更具有一介于其顶部与底部之间的中间部的中间宽度L4，其中，该中间宽度L4是图案104的最大宽度。另外，每一该些图案106具有一底部宽度L3。应注意的是，L1是小于L4，L2小于L4，及L1接近或甚至实质上等于L3，L1与L3的关系满足： 

$\left|\frac{L1-L3}{L3}\right|\≤0.2.$

详言之，图案104的底部包含面对开放区103的凹处107，藉由该凹处107使得图案104的底部宽度为L1。 

换言之，图案104具有一面对密集区105的近乎平坦的表面以及一面对开放区103的不平坦表面，以及每一该些图案106具有近乎平坦的表面。图案104的底部包含面对开放区103的凹处107，以致在图案104的底部宽度L1是小于其中间宽度L4，以及图案104的底部宽度L1是接近或甚至实质上等于每一图案106的底部宽度L3。面对开放区103的图案104的不平坦表面是稍微自凹处107的顶(点A)倾斜至图案104的顶部(点B)。 

在本发明，图案104的底部是藉由凹处107修改，以致在图案104的底部宽度L1接近或甚至实质上等于每一图案106的底部宽度L3；因此图案104突出于基板100上的底面积是相似于每一图案106突出于基板100上者。因此，不会看到传统半导体元件的由于突出面积不同(不同的底部宽部)引起操作速度上的错误。换言之，由于本发明的整个半导体元件不同点的统一的底部宽度，该装置的操作稳定性可显著提升。 

在一实施例，本发明可应用于具有107纳米的统一底部宽度的密集区的制造工艺(即制程，以下均称为制造工艺)。请参阅图1B所示，密集区中边缘图案的底部(在图片的左边)具有面对开放区的凹处。因此，零偏压存在于密集区中边缘图案的凹处的底部宽度与其他图案的底部宽度之间。此图片证明横跨该装置的密集区的统一底部宽度是可行的。 

提供包含开放区及密集区的上述实施例是为了说明目的，且不欲解释成限制本发明。开放区的数目及密集区的数目不被本发明所限制。以下实施例是以开放区旁的两个密集区为例说明。 

图1C是概略地例示根据本发明的另一实施例的一半导体元件结构的横剖面图。图1C的实施例是相似于图1A的实施例，在此不再重复相同细节，仅对差异描述如下。 

图案化层102被图案化而具有一开放区103及在该开放区103旁的两个密集区105a及105b。该图案化层102包含在密集区105a中的一个图案104a及多个图案106a。图案104a设置在邻近于开放区103处。图案106a是设置在图案104a旁。图案104a及图案106a是以距离S1分开。密集区105b包含一个图案104b及多个图案106b。图案104b设置在邻近于开放区103处。图案106b是设置在图案104b旁。图案104b及图案106b是以距离S2分开。 

另外，图案104a及104b是以距离S3分开，且S3大于S1与S2。在一实施例，S1实质上等于S2，S1约等于S2。在另一实施例，S1与S2不同，S1≠S2。 

图案104a具有一底部宽部L1、中间宽度L4及一顶部宽部L2，以及每一图案106a具有一底部宽度L3，其中L1＜L4，L2＜L4且L1约等于L3。详言之，图案104a的底部包含一面对开放区103(或面对图案104b)的凹处107a，藉由该凹处107a使得图案104a的底部宽度为L1，且L1约等于L3。面对开放区103的图案104a的侧壁稍微自凹处107a顶部倾斜至图案104a的顶部。 

图案104b具有底部宽度L5、中间宽度L8及顶部宽度L6，及每一图案106b具有底部宽度L7，其中L5＜L8，L6＜L8，且L5约等于L7。L1、L5与L3(或L7)的关系至少满足以下条件的其中之一： 

详言之，图案104b的底部包含一面对开放区103(或面对图案104a)的凹处107b，，藉由该凹处107b使得图案104b的底部宽度为L5，且L5约等于L7。面对该开放区103的图案104b的侧壁自凹处107b顶部倾斜至图案104b的顶部。 

在一实施例，在密集区105a中的底部宽度实质上等于密集区105b中的底部宽度；即，L1、L3、L5、L7四者实质上相等。换言之，突出于基板100上的每一图案104a及104b的底面积是相似于突出于基板100上的每一图案106a及106b。因此，由于横跨该装置的统一底部宽度，该装置的操作稳定性显著提升。可以确认的是，密集区105a中的底部宽度可基于设计需求而与密集区105b中的底部宽度不同(L1、L3≠L5、L7，其中L1、L3实质上相等，L5、L7实质上相等)。 

以下列实施例是提供数个存储器结构。熟悉本技术领域人士可以察知下列实施例是供说明用，不可以解释为限制本发明。本发明可被应用于逻辑装置或嵌入式制造工艺，诸如嵌入式快闪存储器(e-flash)，只要不悖离本发明的精神及范围。 

第一实施例 

图2A至图2C是概略地例示根据本发明的第一实施例的一半导体元件的制造方法的横剖面图。 

请参阅图2A所示，提供一基板200。接着，一介电层201形成在基板200上。该介电层201是例如一ONO复合层，其包含依序形成在基板200上的底氧化物层221、氮化物层222、及顶氧化物层223。底氧化物层221可经由热氧化或化学气相沉积(CVD)形成。会被定义成电荷捕获层的氮化物层222可经由低压CVD(LPCVD)或等离子体增强CVD(PECVD)形成。顶氧化物层223可经由氮化物层222的表面氧化或经由CVD形成。 

之后，标靶层202是形成在介电层201上。标靶层202可以是例如经由CVD形成的多晶硅层。掩模层204接着形成在标靶层202上。掩模层204包含例如氮化硅(SiN)、氧化硅(SiO)或氮氧化硅(SiON)。掩模层204的形成方法，包含例如CVD。之后，图案化光刻胶层206是形成在掩模层204上。图案化光刻胶层206具有开放区207及密集区209。 

请参阅图2B所示，使用图案化光刻胶层206作为掩模，对掩模层204进行蚀刻制造工艺，如此形成图案化掩模层204a。图案化掩模层204a具有一开放区211及密集区213。之后，移除该图案化光刻胶层206。 

请参阅图2C所示，使用图案化掩模层204a作为掩模，对标靶层202进行蚀刻制造工艺，如此形成一图案化层202a。图案化层202a的形成步骤包含一主蚀刻步骤、一凹处蚀刻步骤及一过蚀刻步骤。该主蚀刻步骤的参数，包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-50sccm的CF₄、流率约0-1000sccm的HBr、流率约0-50sccm的O₂及蚀刻终点时间。该凹处蚀刻步骤的参数，包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-50sccm的CF₄、流率约0-1000sccm的HBr、流率约0-50sccm的O₂及蚀刻终点时间。该过蚀刻步骤的参数，包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-1000sccm的HBr、流率约0-50sccm的O₂、流率约0-500sccm的He、流率约0-100sccm的He-O₂及约操作30-240秒的时间。 

图案化层202a具有一开放区215及一密集区217。密集区217包含一图案216及多个图案218。该图案216是邻接至开放区215而形成。图案218形成在图案216旁。图案216及图案218是以距离D1分开，图案218也是以相同距离D1分开。图案216具有底部宽度W1、中间宽度W3及顶部宽度W2。此外，每一图案218具有一底部宽度W1。应注意的是，W1＜W3，W2＜W3，及一统一底部宽度W1横跨图案216及图案218。详言之，该凹处蚀刻步骤包含形成一面对开放区215的凹处219在图案216的底部，藉由该凹处219使得图案216的底部宽度为W1。 

在此实施例，在标靶层202的图案化制造工艺期间，累积在开放区215上的聚合物远低于传统方法，因为图案化掩模层204a的蚀刻掩模取代传统的图案化光刻胶层。此外，较高气体压力20mT、顶板功率约500W、底板功率约70W，及较少的聚合物气体诸如CF₄流率20sccm及O₂流率5sccm于该凹处蚀刻步骤中施加，如此密集区217边缘的图案216的底部轮廓与密集区217中其他图案218不同。 

第二实施例 

图3A至图3C是概略地例示根据本发明的第二实施例的一半导体元件的制造方法的横剖面图。 

请参阅图3A所示，提供一基板300。接着，一介电层301形成在基板300上。该介电层301是例如一经由热氧化形成的隧穿介电层。之后，标靶层302形成在介电层301上。标靶层302可以是一堆叠结构，包含依序形成在介电层301上的导电层321、介电层322及导电层323。导电层321及323例如包含多晶硅。介电层322可以是一ONO复合层。导电层321、介电层322及导电层323的形成方法，包含例如CVD。 

掩模层304是接着形成在标靶层302上。掩模层304包含例如SiN、SiO或SiON。掩模层304的形成方法，包含例如CVD。之后，一图案化光刻胶层306是形成在掩模层304上。该图案化光刻胶层306具有一开放区307及一密集区309。 

请参阅图3B所示，使用图案化光刻胶层306作为掩模，对掩模层304进行蚀刻制造工艺，如此形成图案化掩模层304a。图案化掩模层304a具有一开放区311及一密集区313。之后，移除该图案化光刻胶层306。 

请参阅图3C所示，使用图案化掩模层304a作为掩模，对标靶层302进行蚀刻制造工艺，如此形成图案化层302a。图案化层302a的形成步骤包含一主蚀刻步骤、一凹处蚀刻步骤及一过蚀刻步骤。该主蚀刻步骤的参数，包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-50sccm的CF₄、流率约0-1000sccm的HBr、流率约0-50sccm的O₂ 及蚀刻终点时间。该凹处蚀刻步骤的参数，包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-50sccm的CF₄、流率约0-1000sccm的HBr、流率约0-50sccm的O₂及蚀刻终点时间。该过蚀刻步骤的参数包含约5-200mT压力、顶板功率约100-2000W、底板功率约0-500W、流率约0-1000sccm的HBr、流率约0-50sccm的O₂、流率约0-500sccm的He、流率约0-100sccm的He-O₂及约操作30-240秒的时间。 

图案化层302a包含一图案化导电层321a、一图案化介电层322a及一图案化导电层323a，其中图案化导电层321a当作浮动栅、图案化介电层322a当作栅内介电层及图案化导电层323a当作控制栅。图案化层302a具有一开放区315及一密集区317。密集区317包含一个图案316及多个图案318。该图案316是邻接至开放区315而形成。图案318形成在图案316旁。图案316及图案318是以距离D1分开，该些图案318也是以相同距离D1分开。图案316具有底部宽度W1、中间宽度W3及顶部宽度W2。此外，每一该些图案318具有一底部宽度W1。应注意的是，W1＜W3，W2＜W3，及一统一底部宽度W1横跨图案316及图案318。详言之，该凹处蚀刻步骤包含形成一面对开放区315的凹处319在图案316的底部，藉由该凹处319使得图案316的底部宽度为W1。特别地，凹处319是形成在图案化层302a的图案导电层321a的底部处。 

第三实施例 

图4是概略地例示根据本发明的第三实施例的一半导体元件结构的横剖面图。形成第三实施例的材料及方法是相似于第一实施例，因此重复的细节不再赘述。第一及第三实施例之间的差异将描述如下。 

请参阅图4所示，图案化层202a具有一开放区215及在该开放区215旁的两个密集区217a及217b。第三实施例的密集区217a及217b是相似于第一实施例的密集区217。应注意的是，密集区217a与密集区217b是镜面对称的，密集区217a的图案216与密集区217b的图案216是以距离D2分开，且D2＞D1。 

第四实施例 

图5是概略地例示根据本发明的第四实施例的一半导体元件结构的横剖面图。形成第四实施例的材料及方法是相似于第二实施例，因此重复细节不再赘述。第二及第四实施例之间的差异将描述如下。 

请参阅图5所示，图案化层302a具有一开放区315及在该开放区315旁的两个密集区317a及317b。第三实施例的密集区317a及317b是相似于第一实施例的密集区317。应注意的是，密集区317a与密集区317b是镜面对称的，密集区317a的图案316与密集区317b的图案316是以距离D2分开，且D2＞D1。 

综上，本发明的半导体元件具有一形成在密集区中边缘图案底部的凹处，如此边缘图案的底部宽度实质上等于密集区中其他图案。因此，横跨该装置的操作速度实质相等，装置的稳定度显著提升。此外，制造方法简单，不用特别设计的掩模或额外制造工艺步骤，如此可大幅节省成本并且显著改善竞争力。 

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。 

Claims (18)

1.一种半导体元件结构，其特征在于其包含：

一基板；以及

一图案化层，经图案化而具有设置在该基板上的开放区及密集区，该密集区包含一第一图案，其邻接于该开放区，及一第二图案，

其中，该第一图案具有一第一底部宽度，第二图案具有一第二底部宽度，该第一图案的底部包含一面对该开放区的凹处，该第一底部宽度与该第二底部宽度满足以下条件：

2.根据权利要求1所述的一种半导体元件结构，其特征在于其中所述的第一底部宽度及第二底部宽度相等。

3.根据权利要求1所述的一种半导体元件结构，其特征在于其中所述的第一图案更具有介于其顶部和底部之间的一中间部分的一中间宽度，其中该中间宽度是该第一图案的最大宽度。

4.根据权利要求1所述的一种半导体元件结构，其特征在于其更包含设置在该基板与该图案化层之间的一介电层。

5.根据权利要求4所述的一种半导体元件结构，其特征在于其中所述的介电层包含氧化硅-氮化硅-氧化硅复合层。

6.根据权利要求1所述的一种半导体元件结构，其特征在于其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在该基板与该浮动栅极之间的隧穿介电层。

7.一种半导体元件结构，其特征在于其包含：

一基板；以及

一图案化层，设置在该基板上，其具有一第一图案、一第二图案及一第三图案，其中该第一图案是在该第二图案与该第三图案之间，该第一图案与该第二图案之间的距离小于该第一图案与该第三图案之间的距离，该第一图案及该第三图案分别具有彼此面对的一第一底部宽部、一中间宽度及一底部的凹处，该第一、第三图案的该第一底部宽度分别小于该第一、第三图案的该中间宽度，且该第一、第三图案的该第一底部宽度与该第二图案的第二底部宽度至少满足以下条件的其中之一：

8.根据权利要求7所述的一种半导体元件结构，其特征在于其中所述的第一底部宽度与该第二底部宽度相等。

9.根据权利要求7所述的一种半导体元件结构，其特征在于其中所述的第一图案的中间宽度及该第二图案的中间宽度分别是该第一图案及该第三图案的最大宽度。

10.根据权利要求7所述的一种半导体元件结构，其特征在于其更包含设置在该基板与该图案化层之间的一介电层。

11.根据权利要求10所述的一种半导体元件结构，其特征在于其中所述的介电层包含氧化硅-氮化硅-氧化硅复合层。

12.根据权利要求7所述的一种半导体元件结构，其特征在于其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在该基板与该浮动栅极之间的隧穿介电层。

13.一种半导体元件结构，其特征在于其包含：

一基板；以及

一图案化层，设置在该基板上，具有一开放区及一密集区，其包含设置在该密集区中的一第一图案，该第一图案邻接于该开放区，其中该第一图案具有一面对该密集区的平坦表面及一面对该开放区的不平坦表面；

其中所述的第一图案的底部包含一面对该开放区的凹处，使得该第一图案的底部宽部小于该第一图案的中间宽度。

14.根据权利要求13所述的一种半导体元件结构，其特征在于其中所述的图案化层更包含多个在密集区中第一图案旁的第二图案，每一该些第二图案具有平坦表面。

15.根据权利要求13所述的一种半导体元件结构，其特征在于其中所述的第一图案的底部包含一面对开放区的凹处，使得该第一图案的底部宽部与每一该些第二图案的底部宽度满足以下条件：

16.根据权利要求13所述的一种半导体元件结构，其特征在于其更包含设置在该基板与该图案化层之间的一介电层。

17.根据权利要求16所述的一种半导体元件结构，其特征在于其中所述的介电层包含一个氧化硅-氮化硅-氧化硅复合层。

18.根据权利要求13所述的一种半导体元件结构，其特征在于其中所述的图案化层是一堆叠结构，包含依序设置在该基板上的浮动栅极、栅极间介电层、控制栅极，更包含在该基板与该浮动栅极之间的隧穿介电层。

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