KR20040058563A - 플래시 메모리 장치 및 그 형성 방법 - Google Patents

플래시 메모리 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR20040058563A
KR20040058563A KR1020020084869A KR20020084869A KR20040058563A KR 20040058563 A KR20040058563 A KR 20040058563A KR 1020020084869 A KR1020020084869 A KR 1020020084869A KR 20020084869 A KR20020084869 A KR 20020084869A KR 20040058563 A KR20040058563 A KR 20040058563A
Authority
KR
South Korea
Prior art keywords
floating gate
layer
gate
bit line
film
Prior art date
Application number
KR1020020084869A
Other languages
English (en)
Inventor
신광식
이원홍
장성남
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020084869A priority Critical patent/KR20040058563A/ko
Publication of KR20040058563A publication Critical patent/KR20040058563A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

플로팅 게이트가, 게이트 절연막을 개재시켜 기판과 대향하는 하부 플로팅 게이트와 유전막을 개재시켜 콘트롤 게이트와 대향하는 상부 플로팅 게이트를 구비하여 이루어지고, 비트라인이 플로팅 게이트의 측방으로 지나도록 형성되는 것을 특징으로 하는 플래시 메모리 장치 및 그 형성 방법이 개시된다. 이런 구성을 위해 비트라인은 위에서 볼 때 비트라인 콘택이 형성된 영역에서는 스트링과 겹치고 워드 라인과 가로지르도록 설치된 영역에서는 소자 분리막과 겹치도록 구부러진 형태로 형성될 수 있다.
본 발명에 따르면, 비트라인 형성에 따른 높이 제약 없이 콘택홀의 깊이를 깊게하여 콘택 홀 측벽 스페이서 형태의 상부 플로팅 게이트와 콘트롤 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다.

Description

플래시 메모리 장치 및 그 형성 방법{Flash memory device and method of making the same}
본 발명은 플래시 메모리 장치 및 그 형성 방법에 관한 것으로, 보다 상세하게는 콘트롤 게이트와 플로팅 게이트 사이의 대향 면적을 넓힐 수 있는 구조를 가진 플래시 메모리 장치 및 그 형성 방법에 관한 것이다.
플래시 메모리에서 데이타의 저장과 삭제같은 동작을 수행하는 데 중요한 역할을 하는 변수로 콘트롤 게이트와 플로팅 게이트 사이의 결합비(coupling ratio)가 있다. 이는 콘트롤 게이트에 인가된 전압에 의해 플로팅 게이트에 주어지는 전압의 비율로 통상 언급될 수 있다. 또한, 결합비는 터널링 절연막을 유전막으로 하는 기판과 플로팅 게이트 사이의 정전용량을 Ctun, 플로팅 게이트와 콘트롤 게이트 사이의 정전용량을 Cono라 할 때 데이타 저장 동작에서는 Cono/(Cono+Ctun)으로, 소거 동작에서는 Ctun/(Cono+Ctun)으로 계산되어 다른 값을 가진다.
데이타 저장 동작에 대한 결합비를 증가시키기 위해서는 Cono의 값을 증가시키고 Ctun의 값을 줄여야 한다. 그러나, Ctun의 값을 줄이기 위해 터널링 절연막의 두께를 증가시키거나 면적을 줄이면 터널링 전류가 줄어들어 장치의 전체 동작에 지장을 준다. 또한, 플래시 메모리 장치에서는 Cono의 값을 늘려 결합비를 증가시키는 방법으로 콘트롤 게이트와 플로팅 게이트 사이의 유전막(흔히 ONO 유전막)의 산화막 환산 두께를 줄이면 항복 전압(breakdown voltage)값이 낮아지는 문제가 있다. 따라서, 결합비 증가를 위해서는 셀 게이트에서 플로팅 게이트와 콘트롤 게이트의 대향 면적을 넓히는 방법을 사용하게 된다.
도1은 통상의 낸드(NAND)형 플래시 메모리 장치의 셀 스트링 영역에서 스트링이 형성된 방향으로 기판을 절단한 단면을 나타내는 부분 측단면도이며, 도2는워드 라인이 형성된 방향과 같은 방향으로 셀 게이트가 형성된 영역에서 기판을 절단한 단면을 나타내는 부분 측단면도이다.
도시된 바에 따르면 기판(1)에 게이트 절연막(3)과 폴리실리콘층의 하부 플로팅 게이트막(5)이 적층되고 패터닝 등을 통해 소자 분리막(7)이 형성된다. 폴리실리콘층의 상부 플로팅 게이트막(9)이 적층되고 셀 영역에 스트링을 이루도록 패터닝된다. ONO 유전막(11)이 적층되고 콘트롤 게이트막(13)이 적층된다. 패터닝을 통해 콘트롤 게이트막(13), 유전막(11), 상하부 플로팅 게이트막(5,9)을 식각하여 플로팅 게이트 및 콘트롤 게이트 라인을 포함하는 워드 라인(15)이 형성된다. 이때 스트링 선택 라인(19)과 접지 선택 라인(17)도 형성된다.
게이트 라인 측면에는 스페이서(21)가 형성되며 스페이서(21) 형성을 전후하여 이온주입을 통해 소오스/드레인 영역이 형성된다. 얇은 식각 저지막(23)과 층간 절연막(25)이 형성되고 층간 절연막(25) 평탄화가 이루어진다. 층간 절연막(25) 패터닝과 도전막 충전을 통해 접지 선택 트랜지스터의 소오스 영역을 연결하는 공통 소오스 라인(27)이 워드 라인(15)과 평행하게 형성된다. 다시 층간 절연막(29)이 적층되고 패터닝을 통해 스트링 선택 트랜지스터의 드레인을 노출시킨 후 도전막 적층과 패터닝을 통해 비트라인 콘택(31)과 비트라인(33)을 형성한다.
플래시 메모리의 셀 게이트들 사이의 거리(pitch)가 충분한 경우, 플로팅 게이트의 높이가 낮더라도 콘트롤 게이트와의 사이의 대향 면적을 넓히기가 용이하다. 그러나, 소자 고집적화가 진행되면 도2에서와 같이 상부 플로팅 게이트막(9)의 높이를 높여 상부 플로팅 게이트의 측면을 콘트롤 게이트와의 대향면으로사용하게 된다. 그런데, 플로팅 게이트의 측면을 사용하는 형태에서는 패터닝을 통해 게이트 라인들을 분리하면서 상부 플로팅 게이트 측벽에 수직으로 형성된 유전막(11)을 식각하는 과정에서 소자 분리막(7)을 식각하여 그 상면의 수준을 낮추는 리세스(recess)의 문제가 있었다. 또한, 게이트 라인을 분리할 때 하부 플로팅 게이트막(5)을 패터닝 식각하는 과정에서 스트링을 따라 남겨졌던 하부 플로팅 게이트막(5)의 측부를 따라 폴리실리콘이 잔류하여 인근 플로팅 게이트 사이를 연결시키는 브리지(bridge) 현상이 발생하기 쉽다. 소자 분리막(7)을 식각하는 문제를 줄이기 위해 플로팅 게이트 측벽을 경사지게 형성하는 방법이 사용될 수 있으나 패턴의 폭이 작은 고집적 장치에서는 이 방법도 한계가 있다.
또한, 플로팅 게이트의 높이를 높여 플로팅 게이트 측면을 콘트롤 게이트와의 대향면으로 사용하는 경우 콘트롤 게이트 위로 형성되는 비트라인(33)도 그만큼 높게 형성되어야 한다. 그런데, 비트라인(33)의 준위가 높아지면 비트라인(33)과 스트링 선택 라인(19)의 드레인 영역을 이어주는 비트라인 콘택(31)이 채워질의 콘택 홀의 깊이도 깊어져 콘택 홀 형성시 콘택 홀이 제대로 뚫리지 않는 문제가 발생한다. 따라서, 플로팅 게이트의 높이를 높이는 것도 제약이 따른다.
본 발명은 플로팅 게이트와 콘트롤 게이트 사이의 결합비를 증대시킬 수 있는 구조의 플래시 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
동시에 본 발명은 비트라인 콘택 홀의 미개봉(not open)의 문제로 인하여 플로팅 게이트의 높이를 충분히 높이지 못하는 문제를 해결할 수 있는 플래시 메모리장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
부가적으로 본 발명은 종래에 문제가 되었던 유전막 식각시의 소자 분리막 리세스와 브리지 현상을 방지할 수 있는 플래시 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
도1은 통상의 낸드(NAND)형 플래시 메모리 장치의 셀 스트링 영역에서 스트링이 형성된 방향으로 기판을 절단한 단면을 나타내는 부분 측단면도,
도2는 워드 라인이 형성된 방향과 같은 방향으로 셀 게이트가 형성된 영역에서 기판을 절단한 단면을 나타내는 부분 측단면도,
도3a에서 도10a는 본 발명에 따른 플래시 메모리 장치의 형성 방법의 중요 단계들을 나타내는, 스트링에서 스트링과 평행하게 절단한 단면을 나타내는 공정 측단면도들,
도3b에서 도10b는 본 발명에 따른 플래시 메모리 장치의 형성 방법의 중요 단계들을 나타내는, 워드 라인에서 워드 라인과 평행하게 절단한 단면을 나타내는 공정 측단면도들,
도7c는 비트라인과 스트링 영역, 비트라인 콘택, 워드라인, 접지 선택 라인, 스트링 선택 라인 및 공통 소오스 라인의 위치를 나타내는 레이아웃도이다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치는 플로팅 게이트가, 게이트 절연막을 개재시켜 기판과 대향하는 하부 플로팅 게이트와 유전막을 개재시켜 콘트롤 게이트와 대향하는 상부 플로팅 게이트를 구비하여 이루어지고, 비트라인이 플로팅 게이트의 측방으로 지나도록 형성되는 것을 특징으로 한다.
이런 구성을 위해 본 발명에서 비트라인은 위에서 볼 때 일직선으로 형성되지 않고, 비트라인 콘택이 형성된 스트링 선택 라인 트랜지스터의 드레인 영역에서는 스트링과 겹치고 워드 라인과 가로지르도록 설치된 영역에서는 소자 분리막과 겹치도록 구부러진 형태로 형성될 수 있다.
본 발명에서 하부 플로팅 게이트와 상부 플로팅 게이트는 층간 절연막을 관통하는 연결 플러그에 의해 접속되고 비트라인은 연결 플러그 측방을 지나도록 형성되는 것이 바람직하다.
한편, 결합비를 높이기 위해서 상부 플로팅 게이트는 연결 플러그 혹은 하부 플로팅 게이트 위에 형성된 콘택 홀의 측벽 스페이서 형태로 이루어지고, 콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위로 적층된 유전막에 의해 플로팅 게이트와 절연되는 형태를 취할 수 있다.
상기 목적을 달성하기 위한 본 발명의 플래시 메모리 장치의 형성 방법은, 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계, 하부 플로팅 게이트 위로 하부 층간 절연막을 적층하는 단계, 하부 층간 절연막을 패터닝하여 비트라인 콘택 홀을 형성하는 단계, 비트라인 콘택 홀을 채우는 비트라인 콘택 플러그 및 비트라인을 형성하는 단계, 중간 절연막을 형성하는 단계, 패터닝을 통해 중간 절연막과 하부 층간 절연막을 통과하고 하부 플로팅 게이트를 노출시키는 홀을 형성하는 단계, 홀이 형성된 상태에서 도전막을 적층하여 적어도 일부를 채우는 단계를 구비하여 이루어진다.
이때, 홀이 형성된 상태에서 도전막을 적층할 때 홀을 완전히 채워 연결 플러그를 형성하고, 상부 층간 절연막을 적층하는 단계, 상부 층간 절연막을 패터닝하여 콘택 홀을 형성하고 연결 플러그를 노출시키는 단계, 콘택 홀 측벽에 스페이서 형태의 상부 플로팅 게이트를 형성하는 단계, 상부 플로팅 게이트가 형성된 기판에 유전막, 콘트롤 게이트막을 적층하고 패터닝하여 워드 라인을 형성하는 단계가 이어지는 것이 바람직하다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도3a에서 도10a는 본 발명에 따른 플래시 메모리 장치의 형성 방법의 중요 단계들을 나타내는 공정 측단면도들로서 스트링에서 스트링과 평행하게 절단한 단면을 나타낸다.
도3b에서 도10b는 본 발명에 따른 플래시 메모리 장치의 형성 방법의 중요단계들을 나타내는 공정 측단면도들로서 워드 라인에서 워드 라인과 평행하게 절단한 단면을 나타낸다.
도3a 및 도3b를 참조하면, 기판(41)에 게이트 절연막(43)이 형성되고 게이트 절연막(43) 위로 하부 플로팅 게이트막(45)이 적층된다. 이어서 실리콘 질화막이 적층되고 기판에서 STI 방식으로 소자 분리막(47)이 형성된다. 실리콘 질화막은 소자 분리막 적층 후 CMP를 통해 소자 분리를 할 때 저지막의 역할을 한다. 그리고, 질산 등을 이용한 습식 식각으로 실리콘 질화막이 제거되고 기판 전면에 얇은 실리콘 산화막이 형성된다. 포토레지스트 패턴(51)을 형성하고 이를 식각 마스크로 하여 실리콘 산화막을 식각함으로써 하부 플로팅 게이트에 대응하는 실리콘 산화막 패턴(49)을 형성한다. 실리콘 산화막 패턴(49)은 워드 라인이 형성될 영역과 평행한 띠의 형태가 되거나 고립된 아일랜드(island) 형태가 될 수 있으나 본 실시예에서는 워드 라인이 될 영역과 평행한 띠로서 남겨진다. 접지 선택 라인 혹은 스트링 선택 라인 영역에서는 얇은 실리콘 산화막은 제거된다.
소자 분리막(47)을 형성하는 과정에서 하부 플로팅 게이트막의 주변 상부에 산화가 이루어지는 경우에도 실리콘 산화막 패턴을 형성하는 단계에서 워드 라인 영역을 제외한 부분에 형성된 하부 플로팅 게이트가 산화된 막은 제거될 수 있으므로 같은 스트링 상에서 인근 트랜지스터 사이에 브리지가 일어나는 것을 방지할 수 있다.
도4a 및 도4b를 참조하면, 포토레지스트 패턴이 제거되고, 실리콘 산화막 패턴(49)이 형성된 기판 전면에 폴리실리콘막(53), 텅스텐 실리사이드막(55)을 차례로 적층한다. 이때 폴리실리콘막(53)은 생략될 수 있고 텅스텐 실리사이드막(55) 대신 기타 도전성이 좋은 도전막이 사용될 수 있다. 다음으로 선택 라인들의 패턴에 대응하는 포토레지스트 패턴(57)을 만든다.
도5a 및 도5b를 참조하면, 선택 라인들의 패턴에 대응하는 포토레지스트 패턴(57)들을 식각 마스크로 텅스텐 실리사이드막(55), 폴리실리콘막53), 하부 플로팅 게이트막(45)을 식각하여 선택 라인(59)들을 형성한다. 이때 실리콘 산화막 패턴(49)은 셀 영역의 워드 라인 부분에서 하부 플로팅 게이트막(45) 위에 있고 폴리실리콘막(53)이나 텅스텐 실리사이드막(55) 아래 있으므로 워드 라인 부분에서는 폴리실리콘층이나 텅스텐 실리사이드층은 존재하지 않는 하부 플로팅 게이트(61)가 실리콘 산화막 패턴(49)에 대응하는 형태로 형성되다. 이어서 도4a,b의 포토레지스트 패턴(57)이 제거되고 이온주입을 통해 셀의 활성 영역에 소오스/드레인을 형성한다.
도6a 및 도6b를 참조하면, 기판 전면에 실리콘 질화막을 도포하고 전면 이방성 식각하여 형성된 게이트 패턴들에 스페이서(63)를 형성한다. 도시되지 않으나, 스페이서 형성 후 고농도 이온주입을 통해 각 트랜지스터의 소오스/드레인에 LDD 구조를 형성할 수 있고, 노광 공정을 통해 원하는 주변 회로 영역에만 고농도 이온주입을 실시할 수도 있다. 기판 전면에 식각 정지막(65)으로 실리콘 질화막을 적층한다.
이어서, 실리콘 산화막으로 1차 층간 절연막(67)을 적층하고 CMP 과정을 이용하여 1차 층간 절연막 상면을 평탄화한다. 평탄화는 선택 라인(59)들의 상부에있는 식각 정지막(65)이 노출될 때까지 이루어진다. 평탄화된 1차 층간 절연막(67)을 패터닝하여 접지 선택 라인의 소오스쪽에 공통 소오스 라인에 대응하는 그루브를 형성한다. 폴리실리콘 등의 도전막을 그루브에 채우고 1차 층간 절연막 위쪽의 도전막을 제거하는 평탄화를 실시하면 공통 소오스 라인(69)이 형성된다.
도7a 및 도7b를 참조하면, 공통 소오스 라인(69)이 형성된 기판에 2차 층간 절연막(71)을 적층하고 패터닝 작업을 통해 스트링 선택 라인의 각 게이트의 드레인 영역을 드러내는 비트라인 콘택 홀을 형성한다. 비트라인 콘택 홀을 채우는 도전막 적층을 실시한 뒤, 2차 층간 절연막 상면을 드러내는 평탕화 식각을 통해 비트라인 콘택 플러그(73)를 형성한다. 다시 도전막 적층과 패터닝을 통해 비트라인(75)을 형성한다.
도7c는 비트라인(75)과 스트링 영역(79), 비트라인 콘택(73), 워드라인(77), 접지 선택 라인((591), 스트링 선택 라인(593) 및 공통 소오스 라인(69)의 위치를 나타내는 레이아웃도이다. 도7c에 따르면, 비트라인 콘택(73)이 형성된 스트링 선택 라인 트랜지스터의 드레인 영역에서는 스트링과 겹치고 워드 라인(77)과 가로지르도록 설치된 영역에서는 소자 분리막 위로 설치된다. 그리고, 스트링 선택 라인(593) 위쪽에서는 스트링과 겹치는 부분과 소자 분리막과 겹치는 부분을 이어주기 위해 비트라인(75)은 사선 방향으로 형성된다. 즉, 비트라인(75)은 일직선으로 형성되지 않는다.
도8a 및 도8b를 참조하면, 비트라인 위로 3차 층간 절연막(79)을 적층한다. 그리고 3차 층간 절연막(79)에 대한 평탄화를 실시한다. 패터닝을 통해 층간 절연막(79,71,67)들을 관통하여 하부 플로팅 게이트(61)들을 드러내는 연결 홀들이 형성된다. 연결 홀들 위로 도전막 적층이 이루어져 연결 홀들을 채운다. 평탄화 식각을 통해 3차 층간 절연막 상면에 있는 도전막을 제거하면서 분리된 연결 플러그(81)들이 완성된다.
도9a 및 도9b를 참조하면, 연결 플러그(81) 위로 기판에 실리콘 질화막으로 이루어지는 식각 저지막(83)과 4차 층간 절연막(85)이 적층된다. 패터닝을 통해 연결 플러그(81)들을 나타내는 콘택 홀들이 형성된다. 콘택 홀 측벽에 스페이서 형태의 상부 플로팅 게이트(87)를 형성하기 위해 콘택 홀이 형성된 기판에 도전막 적층과 전면 이방성 식각을 실시한다. 이때 스페이서 형성을 위해 도전막이 콘택 홀을 채우지 않는 두께로 도전막을 적층한다.
도10a 및 도10b를 참조하면, 상부 플로팅 게이트(87)가 형성된 기판에 유전막(89)으로 ONO(oxide-nitride-oxide)막을 적층하고 콘트롤 게이트 폴리실리콘막(91)을 적층하여 콘택 홀을 채운다. 이어서, 텅스텐 실리사이드막(93)을 적층하고 패터닝을 통해 텅스텐 실리사이드막, 콘트롤 게이트 폴리실리콘막, 유전막을 식각하면서 워드 라인(77)을 형성한다.
유전막으로는 ONO막 외에 산화 알미늄(Al2O3), 산화 티타늄 등의 절연막이 사용될 수 있다. 스페이서 표면과 연결 플러그 상면이 유전막이 개재되어 콘트롤 게이트와 접하는 커패시터의 대향면이 된다.
도10a 및 도10b는 동시에 이상의 실시예를 통해 형성되는 플래시 메모리 장치의 스트링에서의 수직 단면과 워드 라인에서의 수직 단면을 나타내는 부분 측단면도이다. 이들 도면을 참조하면, 스트링 선택 라인(593)과 접지 선택 라인(591)은 워드 라인(77)과 층 구성 및 패턴의 형성 시기가 다름을 알 수 있다. 워드 라인(77)의 게이트 구성을 보면 하부 플로팅 게이트(61)가 형성되고 그 위에 1차, 2차, 3차 층간 절연막(67,71,79), 식각 방지막(65), 실리콘 산화막 패턴(49)을 관통하는 연결 홀이 형성되어 연결 플러그(81)가 채워져 있다. 연결 플러그(81) 위로 콘택 홀이 형성되어 그 측벽에 스페이서가 상부 플로팅 게이트(87)를 형성하고 있다. 플로팅 게이트는 그 위로 형성된 유전막(89)에 의해 콘택 홀의 잔여부를 채우는 콘트롤 게이트와 절연된다.
이런 구성에 따르면 비트라인(75)이 플로팅 게이트의 측방을 지나게 되므로 플로팅 게이트의 형성 높이 혹은 워드 라인(77)의 형성 높이를 제한할 필요가 없고, 콘택 홀을 충분히 깊게 함으로써 콘택 홀 측면이 형성하는 넓은 면적에서 콘트롤 게이트와 대향하므로 콘트롤 게이트와 플로팅 게이트 사이의 정전 용량을 늘릴 수 있다.
이상의 실시예에서는 상부 플로팅 게이트가 콘택 홀의 스페이서 형태로 이루어진다. 그러나, 상부 플로팅 게이트가 종래와 유사한 형태의 블럭형이고 그 측면을 이용하는 경우라도 비트라인을 상부 플로팅 게이트 아래쪽에서 연결 플러그 측방을 지나는 경우라면 상부 플로팅 게이트의 높이를 높여 콘트롤 게이트와의 대향면을 증가시킬 수 있으므로 볼 발명의 효과를 누릴 수 있다.
다른 실시예로서, 연결 홀을 형성하는 대신에 연결 홀을 콘택 홀로 삼아 그측벽에 스페이서 형태의 상부 플로팅 게이트를 형성하고, 별도의 연결 플러그를 형성하지 않는 경우도 고려할 수 있다.
본 발명에 따르면, 비트라인 형성에 따른 높이 제약 없이 콘택홀의 깊이를 깊게하여 콘택 홀 측벽 스페이서 형태의 상부 플로팅 게이트와 콘트롤 게이트 사이의 대향 면적을 늘릴 수 있으므로 결합비를 높일 수 있다. 또한, 본 발명에서는 하부 플로팅 게이트의 분리가 워드 라인 분리와 무관하게 선택 라인이나 주변 회로 영역의 트랜지스터 게이트를 형성하는 과정에서 별도로 이루어질 수 있으므로 인근의 플로팅 게이트 사이의 브리지 현상을 방지할 수 있다.

Claims (7)

  1. 플로팅 게이트가 게이트 절연막을 개재시켜 기판과 대향하는 하부 플로팅 게이트와, 유전막을 개재시켜 콘트롤 게이트와 대향하는 상부 플로팅 게이트를 구비하여 이루어지고,
    비트라인이 상기 플로팅 게이트의 측방으로 지나도록 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트는 상기 하부 플로팅 게이트와 상기 상부 플로팅 게이트를 접속 시키도록 층간 절연막을 관통하는 연결 플러그를 더 구비하여 이루어지고,
    상기 비트라인은 상기 연결 플러그 측방을 지나도록 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 비트라인은 위에서 볼 때 비트라인 콘택이 형성된 영역에서는 스트링과 겹치고 워드 라인과 가로지르도록 설치된 영역에서는 소자 분리막과 겹치도록 형성되며 그 사이 구간에서는 사선 방향으로 형성되는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제 1 항에 있어서,
    상기 상부 플로팅 게이트는 연결 플러그 위에 형성된 콘택 홀의 측벽 스페이서 형태로 이루어지고,
    콘트롤 게이트는 상기 콘택 홀을 채우되 상기 상부 플로팅 게이트 위로 적층된 유전막에 의해 상기 플로팅 게이트와 절연되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 하부 플로팅 게이트막을 패터닝하여 하부 플로팅 게이트를 형성하는 단계,
    상기 하부 플로팅 게이트 위로 하부 층간 절연막을 적층하는 단계,
    상기 하부 층간 절연막을 패터닝하여 비트라인 콘택 홀을 형성하는 단계,
    상기 비트라인 콘택 홀을 채우는 비트라인 콘택 플러그 및 비트라인을 형성하는 단계,
    상기 비트라인 위로 중간 절연막을 형성하는 단계,
    패터닝을 통해 상기 중간 절연막과 하부 층간 절연막을 통과하고 하부 플로팅 게이트를 노출시키는 홀을 형성하는 단계,
    상기 홀이 형성된 상태에서 기판에 도전막을 적층하여 적어도 상기 홀의 일부를 채우는 단계를 구비하여 이루어지는 플래시 메모리 장치 형성 방법.
  6. 제 5 항에 있어서,
    상기 홀이 형성된 상태에서 상기 도전막을 적층할 때 상기 홀을 완전히 채워연결 플러그를 형성하고,
    상기 연결 플러그 위로 상부 층간 절연막을 적층하는 단계,
    상기 상부 층간 절연막을 패터닝하여 콘택 홀을 형성하고 상기 연결 플러그를 노출시키는 단계,
    상기 콘택 홀 측벽에 스페이서 형태의 상부 플로팅 게이트를 형성하는 단계,
    상기 상부 플로팅 게이트가 형성된 기판에 유전막, 콘트롤 게이트막을 적층하고 패터닝하여 워드 라인을 형성하는 단계가 더 이어지는 것을 특징으로 하는 플래시 메모리 장치 형성 방법.
  7. 제 5 항에 있어서,
    상기 하부 플로팅 게이트를 형성하는 단계 전에
    기판에 게이트 절연막, 하부 플로팅 게이트막을 적층하고 STI 방식으로 소자 분리막을 형성하는 단계,
    기판에 상기 하부 플로팅 게이트막을 패터닝하기 위한 1차 마스크막을 적층하고 패터닝하여 1차 마스크 패턴을 형성하는 단계,
    상기 1차 마스크 패턴 위로 기판에 도전막을 적층하는 단계,
    상기 도전막 위에 각종 선택 라인의 트랜지스터용 게이트를 형성하기 위한 2차 마스크 패턴을 형성하는 단계가 더 구비되고,
    상기 하부 플로팅 게이트를 형성하는 단계에서는 상기 1차 마스크 패턴과 상기 2차 마스크 패턴을 공통의 식각 마스크로 하여 상기 도전막과 상기 하부 플로팅게이트막을 식각하는 것을 특징으로 하는 플래시 메모리 장치 형성 방법.
KR1020020084869A 2002-12-27 2002-12-27 플래시 메모리 장치 및 그 형성 방법 KR20040058563A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020084869A KR20040058563A (ko) 2002-12-27 2002-12-27 플래시 메모리 장치 및 그 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020084869A KR20040058563A (ko) 2002-12-27 2002-12-27 플래시 메모리 장치 및 그 형성 방법

Publications (1)

Publication Number Publication Date
KR20040058563A true KR20040058563A (ko) 2004-07-05

Family

ID=37350651

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020084869A KR20040058563A (ko) 2002-12-27 2002-12-27 플래시 메모리 장치 및 그 형성 방법

Country Status (1)

Country Link
KR (1) KR20040058563A (ko)

Similar Documents

Publication Publication Date Title
KR100414220B1 (ko) 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
JP4160283B2 (ja) 半導体装置の製造方法
KR100399350B1 (ko) 부유 트랩형 소자를 가지는 비휘발성 반도체 메모리 장치및 그 제조방법
US6730975B2 (en) DRAM device
KR100605510B1 (ko) 제어게이트 연장부를 갖는 플래시메모리소자의 제조방법
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
KR100572330B1 (ko) 저항 패턴을 갖는 비휘발성 기억 소자 및 그 형성 방법
KR100434505B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
JP2004274062A (ja) 選択トランジスタを有するｅｅｐｒｏｍ及びその製造方法
US11251188B2 (en) Semiconductor memory device and a method of fabricating the same
JP4822792B2 (ja) 半導体装置およびその製造方法
KR100307533B1 (ko) 디램셀 제조 방법
JP2005174977A (ja) 強誘電体記憶装置及びその製造方法
KR100583964B1 (ko) 도드라진 셀 랜딩패드를 갖는 반도체소자 및 그 제조방법
KR20020065113A (ko) 낸드형 플레시 메모리 제조방법
KR100699915B1 (ko) 반도체 장치 및 그 제조 방법
US20060051908A1 (en) Method of fabricating semiconductor device
US7948053B2 (en) Semiconductor device and method of fabricating the same
KR100487552B1 (ko) 플래시 메모리 장치 및 그 형성 방법
US20070196983A1 (en) Method of manufacturing non-volatile memory device
KR20040058563A (ko) 플래시 메모리 장치 및 그 형성 방법
KR101824735B1 (ko) 반도체 소자의 제조 방법
KR20070111795A (ko) 콘택 구조물 및 그 제조 방법
JP2008010738A (ja) 半導体装置およびその製造方法
KR20040029525A (ko) 플레쉬 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid