JPS6334977A - 自己整合ケイ素層を有するｅ↑２ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 - Google Patents

自己整合ケイ素層を有するｅ↑２ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法

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JPS6334977A
JPS6334977A JP62179259A JP17925987A JPS6334977A JP S6334977 A JPS6334977 A JP S6334977A JP 62179259 A JP62179259 A JP 62179259A JP 17925987 A JP17925987 A JP 17925987A JP S6334977 A JPS6334977 A JP S6334977A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は自己整合ケイ素層を有するＥ２ＰＲＯＭ不揮発
性メモリセルと関連トランジスタを含む構造体を製造す
る方法に係る。
Ｅ”ＰＩ？ＯＭ不揮発性メモリセルは、適宜にドープし
た単結晶ケイ素基板にゲート酸化層と多結晶ケイ素浮遊
ゲートを順次積層し、浮遊ゲート上に多結晶シリコンと
制御ゲートを積層すると共に薄い酸化ケイ素層を浮遊ゲ
ート・制御ゲート間を絶縁して成るものが周知である。
このセルと関連して、ゲート酸化層の上略こ２層の非絶
縁多結晶ケイ素層を積層して選択トランジスタが設けら
れる。
また、同様の構成で外部回路の一部を成すトランジスタ
も存在するのが普通である。
上記のセルは、浮遊ゲートと制御ゲートを自己整合し得
る技術を適用すれば、使用面積をよりよく最適化するこ
とができる。そうすると制御ゲートのケイ素面積全部を
浮遊ゲートと制御ゲートの容量結合に使用できるため、
セルの吉込み動作と取消動作も最適化される。
自己整合多結晶ケイ素層を存するメモリセル、およびそ
れと関連する選択トランジスタと回路トランジスタの周
知の製造方法では下記の操作を順次行なう必要がある：
（ａ）予めフィールド酸化領域とゲート酸化層を設けた
単結晶ケイ素基板上に第１の多結晶ケイ素層を堆積する
、（ｂｌ前記第１のケイ素層の鮮明度とエツチング処理
、（ｅ）前記第１ケイ素層に薄い酸化層を成長させる、
（ｄ）前記酸化層のトランジスタ形成領域全体をエツチ
ングする、（ｅ）第２の多結晶ケイ素層を堆積する、（
ｆｌメモリセルおよびトランジスタ形成目的区域以外の
両釜結晶ケイ素層および中間酸化層を最終的にエツチン
グする。
この方法で得られる構造体は酸化層を間に介在させた２
Ｎの自己整合多結晶ケイ素層を有する１つまたはそれ以
上のメモリセルと、２層の多結晶ケイ素層を自己整合、
短絡させて積層した回路トランジスタとを含む。
この製造方法は２Ｎのケイ素層および中間酸化層を最終
的にエツチングすることに関して臨界を示す場合があり
うる。すなわち、最初の第２のケイ素層のエツチング工
程を中間酸化層なしにその領域でゲート酸化物に達する
まで続行した場合、中間酸層と第１のケイ素層のエッチ
フグ工程中に単結晶ケイ素基板の望ましくない穴あきを
生じてしまう場合がある。
このような不都合を無くすため、これまでにも第２のケ
イ素層のエツチング工程をゲート酸化層が露出する前に
停止し、短絡シリコンを有する領域において第１のケイ
素層の一部を残してゲート酸化層を保護することが必要
である。
このようにして、その後に続く中間酸化層および第１の
酸化層のエツチングの際、基板の穴あきを起こすことは
避けられる。
しかし、この方法は必要なだけオーバエツチングのきょ
う正が可能な精巧なエツチング技術を要するものである
。
現時点での技術水準が以上の通りであることから、本発
明の目的は自己整合ケイ素層を有するＥ”ＦＲＯＭ不揮
発性メモリセルと関連トランジスタとを含む構造体であ
って、上記のような欠点の無い構造体を製造する方法を
提供することである。
本発明によると、下記の点で上記周知技術と異なる方法
によって前記の目的が達成される：（ａ）少なくとも選
択トランジスタの形成領域において、中間酸化層のエツ
チングを選択トランジスタに必要な幅より小さい幅の小
形窓を形成するにとどめる、（ｂ）第２のケイ素層に重
ねるような方式で形成したマスクを用いて両ケイ素層お
よび中間酸化層の最終エツチングを行ない、少なくとも
選択トランジスタ領域に、中間酸化層の対応窓より広い
領域を被覆するように行なう。
このようにして、すなわちトランジスタ領域のマスクと
関連窓の両側の酸化層縁部との間で部分的に重合させる
ことにより　（重量部分の大きさは使用する露光装置の
整合許容差より大きくする必要があることはもちろんで
ある）、保護されていない領域の最終エツチングを全て
同じ材料層の組合せで行なうことができる。これによっ
て先行技術の欠点が克服され、エツチング技術そのもの
が簡単になる上、単結晶ケイ素基板のオーバエツチング
を防止することができる。
本発明め製造方法の実施例として３種類の実施方法を添
付図面に示す。
第１〜５図に示す方法は、フィールド酸化領域２と薄い
ゲート酸化層３を有する単結晶ケイ素基板１上にまず第
１の多結晶ケイ素層４を堆積する（第１図）。
その後適当なレジストマスクを施してエツチングを行な
い、酸化領域２に対応する部分のケイ素層４を除去する
。残りのケイ素層上に薄い酸化ケイ素層５を成長させる
（第２図）。
窓７，８を有する適当なマスク６を用いて酸化層５のエ
ツチングを行ない、酸化層５の選択トランジスタおよび
回路トランジスタの形成領域に小形窓９．１０を開口す
る（第３図）。
次にレジスト６を除去し、第２の多結晶ケイ素層１１を
堆積した後、さらにレジストマスクを３つの領域１２．
１３．１４に塗布する。この時これら３つの領域の位置
および幅は、形成したいメモリセル、選択トランジスタ
および回路トランジスタの位置および幅に対応させる。
第４図から分かるように、レジスト被膜１３．１４は酸
化層５に形成したそれぞれに対応する窓９．１０より幅
広（なっている。前記レジスト被膜１３．１４と酸化層
５との重なり部分は、使用する露光装置の整合許容誤差
と少なくとも等しくなるようにする。
次に２層構造ケイ素層４，１１と中間酸化層５の最終エ
ツチングを、上部ケイ素層１１の初回エツチングおよび
底部ケイ素層４の第２回エツチングと共に行なう。
この時揃って同じ組成の層がエツチングされることにな
るため、第５図に示すように、セル領域１５、選択トラ
ンジスタ１６、回路トランジスタ領域１７の両側から均
等に材料が除去される。
第１〜５図に示した方法は先行技術の諸問題を解決する
ものではあるが、写真製版技術による最小寸法の部品を
形成できないという欠点がある。実際に各部品の最小幅
を決定するのは、採用する写真製版技術とエツチング法
によって可能な最小量ロア、８に整合許容差の２倍と形
成すべき多結晶ストリ・ノブの寸法制御許容量の余裕分
を加算したものとなる。
適当なマスクを施すことによって、周辺回路（トランジ
スタ１７）についてはこの様な制限を無くすことができ
る。より正確に言うと、第６図に示すように第２図の構
造体をレジストマスク１８で被覆する時、選択トランジ
スタ１６の形成領域の中の小部分の他、回路トランジス
タ１７の形成領域全体を被覆せずに残す。次にレジスト
１８の開口領域１９の下にある小領域２０と回路トラン
ジスタ１７の形成領域全体から酸化層５を除去する。
レジスト１８を除去した後、第２ケイ素層１１を堆積し
、その上に第２の酸化Ｎ２１を成長する。
こうして得た構造体（第７図）上に、第４図に示したの
と同様に３つの領域１２．１３．１４にレジストマスク
を新たに塗布する。この場合も下にある酸化層５の窓２
０よりレジスト被膜１３の方が幅広くなるようにして、
その重なり部分は少なくとも使用する露光装置の整合許
容差と等しくする。
続いて第２の酸化層２１、第２ケイ素層１１、第１の酸
化層５の初回エツチングを行ない、セルおよび選択トラ
ンジスタ領域に関する限り第１のケイ素層４に対応する
地点で停止する。酸化層５が保護されていないため、回
路トランジスタ領域の両側ではエツチングがゲート酸化
層３まで引き続き行なわれる　（第８図）。
次いでレジスト１２．１３．１４を除去し、回路トラン
ジスタ領域１７に新たにレジストマスク２２を塗布する
　（第９図）。
最後に、セル領域１５と選択トランジスタ領域の両側を
エツチングして、マスク２２を除去した後、最終的に第
１０図に示すような構造体を得る。
この最終工程では第２の酸化層２１をセル１５およびト
ランジスタ１６のマスクとして用いる。
さらに別の方法として、第２の酸化層２１を残したい場
合、本発明による方法では第６図に示す工程後、第２の
ケイ素層１１を堆積した後に第７図のマスク１２．１３
．１４を施す代わりに、第１１図に示すようにセルおよ
び選択トランジスタ領域上に１つにして設けた部分２３
と回路トランジスタ領域上に設けた小部分２４とから成
るマスクを使用する。
次に、保護されていない中間領域において２つのケイ素
層１１．４とゲート酸化層３のエツチングを行なう　（
第１２図）。
レジスト２３．２４を除去した後、新たなマスク２５、
２６．２７を塗布する。その内、マスク部分２６は下に
ある酸化層の窓２０より幅広くする。マスク部分２７は
回路トランジスタ領域全体をそれに隣接する単結晶ケイ
素層３０の露出領域も含めて）Ｗうようにする　（第１
３図）。
最後に、まず保護領域側の上部ケイ素層１１と酸化層５
をエツチングしく第１３図）、次に下部ケイ素層４をエ
ツチングする結果、第１４図に示す最終構造体を得る。
【図面の簡単な説明】
第１〜５図は本発明による方法の一実施例による製造方
法における各製造工程を示す。 第６〜１０図は本発明による方法の別の実施例による製
造方法における各製造工程を示す。 第１１〜１４図は本発明による方法のさらに別の実施例
による製造方法における各製造工程を示す。 １・・・単結晶ケイ素基板、２・・・フィールド酸化領
域、３・・・ゲート酸化層、４・・・下部ケイ素層、５
・・・酸化層、９，１０・・・窓、１１・・・上部ケイ
素層、１３、２６・・・マスク、１５・・・メモリセル
、１６・・・選択トランジスタ、１７・・・回路トラン
ジスタ。

Claims (1)

  1. 【特許請求の範囲】 １）（ａ）予めフィールド酸化領域（２）とゲート酸化
    層（３）を設けた単結晶ケイ素基板（１）上に第１の多
    結晶ケイ素層（４）を堆積する工程と、（ｂ）前記第１
    の多結晶ケイ素層（４）の鮮明化とエッチングを行う工
    程と、（ｃ）前記第１のケイ素層（４）上に薄い酸化層
    （５）を成長させる工程と、（ｄ）トランジスタ形成領
    域において前記酸化層（５）をエッチングする工程と、
    （ｅ）第２の多結晶ケイ素層（１１）を堆積する工程と
    、（ｆ）セル領域およびトランジスタ領域の両側で２つ
    のシリコン層（４、１１）および中間酸化層（５）をエ
    ッチングする工程とからなり、少なくとも選択トランジ
    スタ（１６）の形成領域において中間酸化層（５）のエ
    ッチングを前記選択トランジスタの所要幅より幅の狭い
    窓（９、１０）を形成するにとどめることと、第２のケ
    イ素層（１１）上の少なくとも選択トランジスタ領域（
    １６）において中間酸化層（５）の対応窓（９、１０）
    より幅広の被覆層を重ねるように形成したマスク（１３
    、２６）を用いて２つのケイ素層（４、１１）および中
    間酸化層（５）の最終エッチングを行なうことを特徴と
    する自己整合ケイ素層を有するＥ＾２ＰＲＯＭ不揮発性
    メモリセルと関連トランジスタを含む構造体の製造方法
    。 ２）前記中間酸化層（５）のエッチングを回路トランジ
    スタ形成領域（１７）に小形窓（１０）を形成するよう
    に行ない、前記２つのケイ素層（１１、４）と中間酸化
    層（５）の最終エッチングを前記窓（１０）より幅の広
    い被膜（１４）を用いて行なうことを特徴とする特許請
    求の範囲第１項に記載の構造体の製造方法。 ３）第２シリコン層（１１）の堆積工程と２つのケイ素
    層（１１、４）および中間酸化層（５）の最終エッチン
    グ工程との間に、さらに別の酸化層（２１）を成長させ
    る工程を含むことを特徴とする特許請求の範囲第１項に
    記載の構造体の製造方法。 ４）前記最終エッチング工程が、（ａ）セル領域（１５
    ）と選択トランジスタ領域（１６）と回路トランジスタ
    領域（１７）とにマスク（１２、１３、１４）を施す工
    程と、（ｂ）前記セルおよび選択トランジスタ領域の両
    側の前記さらに別の酸化層（２１）と第２のケイ素層（
    １１）と中間酸化層（５）、および回路トランジスタ領
    域の両側の前記さらに別の酸化層（２１）と２つのケイ
    素層（１１、４）とゲート酸化層（３）とをエッチング
    する工程と、（ｃ）先行マスク（１２、１３、１４）を
    除去した後、回路トランジスタ領域に新たなマスク（２
    ２）を塗布する工程と、（ｄ）セルおよび選択トランジ
    スタ領域の両側で第１のケイ素層（４）をエッチングす
    る工程とを含んで成ることを特徴とする特許請求の範囲
    第３項に記載の構造体の製造方法。 ５）前記最終エッチング工程が、（ａ）セル領域と選択
    トランジスタ領域を含む区域全体と回路トランジスタ領
    域に被膜（２３、２４）を設ける工程と、（ｂ）該被膜
    で保護されていない中間領域において２つのケイ素層（
    １１、４）とゲート酸化層（３）をエッチングする工程
    と、（ｃ）先行被膜（２３、２４）を除去した後、セル
    領域と選択トランジスタ領域と回路トランジスタ領域と
    それに隣接して露出している単結晶ケイ素層領域（３０
    ）を被覆するようにマスク（２５、２６、２７）を塗布
    する工程と、（ｄ）保護領域（１５、１６、１７）の両
    側で第２のケイ素層（１１）と中間酸化層（５）をエッ
    チングした後第１のケイ素層（４）をエッチングする工
    程とを含んで成ることを特徴とする特許請求の範囲第１
    項に記載の構造体の製造方法。
JP62179259A 1986-07-25 1987-07-20 自己整合ケイ素層を有するｅ▲上２▼ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 Expired - Fee Related JP2520648B2 (ja)

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