DE3787421T2

DE3787421T2 - Verfahren zum Herstellen von Strukturen, einschliesslich nichtflüchtiger Speicherzellen vom EEPROM-Typ, mit selbstausrichtenden Siliziumschichten und dazugehörige Transistoren.

Info

Publication number: DE3787421T2
Application number: DE87201211T
Authority: DE
Inventors: Franco Maggioni; Carlo Riva
Original assignee: SGS Thomson Microelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1986-07-25
Filing date: 1987-06-24
Publication date: 1994-03-17
Anticipated expiration: 2007-06-25
Also published as: IT8621254A1; US4780431A; IT1196997B; DE3787421D1; JPS6334977A; EP0255159A3; IT8621254A0; EP0255159B1; JP2520648B2; EP0255159A2

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen von Strukturen, die nichtfluchtige E²PROM-Speicherzellen mit selbstausgerichteten Siliziumschichten und zugeordneten Transistoren beinhalten.
Eine nicht-fluchtige E²PROM-Speicherzelle besitzt bekanntermaßen ein schwebendes Gate aus polykristallinem Silizium, das einer Schicht aus Gateoxid überlagert ist, die wiederum einem Substrat aus geeignet dotiertem monokristallinen Silizium überlagert ist, sowie ein Steuergate aus polykristallinem Silizium, das wiederum dem schwebenden Gate überlagert ist und von letzterem durch eine dünne Schicht aus Siliziumoxid elektrisch isoliert ist.
Der Zelle ist ein Auswähltransistor zugeordnet, der aus zwei übereinanderliegenden, nicht-isolierten Schichten aus polykristallinem Silizium gebildet ist, die über dem Gateoxid angeordnet sind.
Ebenso sind normalerweise ähnlich ausgebildete Transistoren vorhanden, die Teil der externen Schaltung sind.
Die vorstehend genannten Zellen lassen sich mit besserer Optimierung der verbrauchten Fläche ausbilden, wenn eine Technologie zur Anwendung kommt, die eine Selbstausrichtung von schwebendem Gate und Steuergate gestattet. In diesem Fall läßt sich der gesamte Siliziumbereich des Steuergates für eine kapazititve Kopplung des schwebenden Gates und des Steuergates verwenden, wodurch die Schreib- und Löschvorgänge der Zelle optimiert werden.
Eine bekannte Technik zum Herstellen von Speicherzellen mit selbstausgerichteten Schichten aus polykristallinem Silizium und mit zugeordneten Auswähl- und Schaltungstransistoren verlangt die nachfolgend genannte Arbeitsabfolge: (a) Aufbringen einer ersten Schicht aus polykristallinem Silizium auf ein zuvor mit Feldoxid und Gateoxid versehenes Substrat aus monokristallinem Silizium, b) Definieren und Ätzen der ersten Siliziumschicht, c) Aufwachsenlassen einer dünnen Oxidschicht auf der ersten Siliziumschicht, d) Ätzen der Oxidschicht über dem gesamten für die Bildung der Transistoren bestimmten Bereich, (e) Aufbringen einer zweiten Schicht aus polykristallinem Silizium und (f) abschließendes Ätzen der beiden Schichten aus polykristallinem Silizium und der dazwischenliegenden Oxidschicht außerhalb der fuhr die Bildung der Speicherzelle und der Transistoren bestimmten Zonen.
Auf diese Weise erhält man eine resultierende Struktur mit einer oder mehreren Speicherzellen, die zwei selbstausgerichtete Schichten aus polykristallinem Silizium mit dazwischen angeordnetem Oxid sowie zugeordnete Auswähl- und Steuertransistoren mit zwei selbstausgerichteten und kurzgeschlossenen Schichten aus polykristallinem Silizium aufweisen.
Diese Herstellungstechnik zeigt einen möglichen kritischen Punkt hinsichtlich des abschließenden Ätzens der beiden Schichten aus Silizium und des dazwischenliegenden Oxids. Wenn der erste Ätzschritt der zweiten Siliziumschicht bis zum Erreichen des Gateoxids in den Bereichen ohne dazwischenliegendes Oxid fortgesetzt wird, tritt während der Ätzschritte des dazwischenliegenden Oxids und der ersten Siliziumschicht ein unerwünschtes Freilegen des monokristallinem Siliziumsubstrats auf.
Zur Überwindung dieses Problems ist eine Verfahrensvariante vorgeschlagen worden, die das Stoppen des Ätzvorgangs der zweiten Siliziumschicht vor dem Freilegen des Gateoxids verlangt, so daß ein Teil der ersten Siliziumschicht übrigbleibt und die zweite Siliziumschicht in den Bereichen mit kurzgeschlossenem Silizium schützt. Das anschließende Ätzen des zwischengeordneten Oxids und der ersten Oxidschicht findet somit ohne Freilegung des Substrats statt.
Diese Lösung erfordert jedoch die Verfügbarkeit einer hochentwickelten Ätztechnik, die eine Dimensionierung der erforderlichen Überätzungen gestattet.
Aus der US-A-4 766 088 ist ein Verfahren zum Herstellen einer Gatestruktur für einen Speicherzellentransistor bekannt, das folgende Schritte aufweist:
a) Aufbringen einer ersten Schicht aus polykristallinem Silizium auf ein zuvor mit Feldoxid und Gateoxid versehenes Substrat aus monokristallinem Silizium;
b) Definieren und Atzen der ersten polykristallinen Schicht;
c) Aufwachsenlassen einer dünnen zwischengeordneten Schicht aus Oxid auf der ersten Siliziumschicht;
d) Ätzen eines Fensters in die zwischengeordnete Oxidschicht, wobei das Fenster schmaler ist als die gewünschte Breite des Gatestruktur;
e) vollflächiges Aufbringen einer zweiten Schicht aus polykristallinem Silizium; und
f) abschließendes Ätzen der beiden Polysiliziumschichten und der zwischengeordneten Oxidschicht unter Verwendung einer derart ausgebildeten Maske, daß der zweiten Siliziumschicht wenigstens in dem Speichertransistorbereich eine Abdeckung überlagert wird, die breiter ist als das entsprechende Fenster in der zwischengeordneten Oxidschicht.
Die GB-A-2 081 012 offenbart ein Verfahren zum Herstellen einer nicht- flüchtigen Halbleiter-Speichervorrichtung, bei der sich das Steuergate über die Ränder des darunterliegenden schwebenden Gates hinauserstreckt.
In Anbetracht dieses Standes der Technik besteht eine Aufgabe der vorliegenden Erfindung in der Entwicklung eines Verfahrens zum Herstellen von Gatestrukturen für E²PROM-Speicherzellen mit selbstausgerichteten Siliziumschichten und zugeordneten Auswähl- und Schaltungstransistoren, das frei von den vorstehend genannten Nachteilen ist.
Gemäß der Erfindung wird diese Aufgabe gelöst durch ein Verfahren, wie es im Anspruch 1 definiert ist.
Auf diese Weise, d. h. dadurch, daß zwischen der Maske in der Transistorzone und den Rändern der Oxidschicht an den Seiten des zugehörigen Fensters eine teilweise Überlagerung geschaffen wird, die natürlich größer sein muß als die Ausrichtungstoleranz des verwendeten Belichtungsgeräts, ist es möglich, der abschließenden Ätzung in den ungeschützten Zonen dieselben Kombinationen von zu ätzenden Schichten darzubieten. Dies vermeidet die Nachteile der bekannten Verfahren und vereinfacht die eigentliche Ätztechnik unter Schaffung eines Schutzes gegen ein Überätzen des monokristallinen Siliziums des Substrats.
Die beigefügten Zeichnungen zeigen:
Fig. 1 bis 5 die verschiedenen Arbeitsschritte eines Verfahrens des Standes der Technik;
Fig. 6 bis 10 die Arbeitsschritte des erfindungsgemäßen Verfahrens; und
Fig. 11 bis 14 die Arbeitsschritte eines Verfahrens, das nicht Teil der Erfindung bildet.
Das in den Fig. 1 bis 5 dargestellte Verfahren des Standes der Technik sieht vor, daß auf ein Substrat 1 aus monokristallinem Silizium mit Feldoxidbereichen 3 und einer dünnen Schicht aus Gateoxid 3 zuerst eine erste Schicht 4 aus polykristallinem Silizium aufgebracht wird (Fig. 1).
Durch geeignetes Maskieren mit einem Resist erfolgen anschließend ein Ätzvorgang und daraus resultierend ein Entfernen der Siliziumschicht 4 entsprechend den Oxidbereichen 2. Auf der verbleibenden Schicht läßt man dann eine dünne Schicht aus Siliziumoxid 5 aufwachsen (Fig. 2).
Unter Verwendung einer geeigneten Resistmaskierung 6 mit Fenstern 7 und 8 erfolgt anschließend ein Ätzen des Oxids 5, wobei kleine Fenster 9 und 10 in den für die Bildung der Auswähl- und Schaltungstransistoren bestimmten Zonen geöffnet werden (Fig. 3).
Das Resist 6 wird dann entfernt, und es erfolgt die Aufbringung einer zweiten Schicht 11 aus polykristallinem Silizium, auf die eine weitere Resistmaske aufgebracht wird, die aus drei Bereichen 12, 13 und 14 besteht, deren Position und Breite der für die Speicherzelle und die Auswähl- und Schaltungstransistoren gewünschten Position und Breite entsprechen. Wie aus Fig. 4 zu sehen ist, sind die Resistabdeckungen 13 und 14 breiter als die entsprechenden, in dem Oxid 5 gebildeten Fenster 9 und 10. Die Überlappung der Abdeckungen 13 und 14 gegenüber der Oxidschicht 5 entspricht wenigstens der Ausrichtungstoleranz des verwendeten Belichtungsgeräts.
Es erfolgt dann ein abschließendes Ätzen der beiden Siliziumschichtung 4 und 11 und des zwischengeordneten Oxids 5, wobei dies unter Verwendung eines ersten Ätzschritts für die obere Siliziumschicht 11 und eines zweiten Ätzschritts für das Oxid 5 und die untere Siliziumschicht 4 erfolgt.
Da der Ätzvorgang auf Schichten mit derselben Zusammensetzung stößt, verursacht der Ätzvorgang eine gleichmäßige Materialentfernung an den Seiten des Zellenbereichs 15, des Auswähltransistors 16 und des Schaltungstransistors 17, wie dies in Fig. 5 gezeigt ist.
Das in den Fig. 1 bis 5 dargestellte Verfahren hat den Nachteil, daß die durch die photolithographische Technik geschaffenen Komponenten keine minimalen Abmessungen aufweisen. Tatsächlich ist es so, daß die minimale Breite der Komponenten bestimmt ist durch die minimale Öffnung 7, 8, die durch das verwendete lithographische Verfahren und die Ätzungen ermöglicht wird, plus der doppelten Ausrichtungstoleranz und einer zusätzlichen Spanne aufgrund der Dimensionssteuerungstoleranz des zu definierenden polykristallinen Streifens.
Gemäß der vorliegenden Erfindung läßt sich diese Einschränkung für die periphere Schaltung (Transistor 17) durch geeignetes Maskieren eliminieren. Genauer gesagt wird in der in Fig. 6 gezeigten Weise die Struktur der Fig. 2 mit einer Resistmaske 18 bedeckt, die einen kleinen Bereich 19 in der für den Auswähltransistor 16 bestimmten Zone sowie den gesamten für den Schaltungstransistor 17 bestimmten Bereich freiläßt. Die Oxidschicht 5 wird dann in einem kleinen Bereich 20, der unter dem offenen Bereich 19 des Resists 18 liegt, und über dem gesamten Bereich des Schaltungstransistors 17 entfernt.
Sobald das Resist 18 entfernt ist, wird eine zweite Siliziumschicht 11 aufgebracht, auf der man eine zweite Oxidschicht 21 aufwachsen läßt. Auf die resultierenden Struktur (Fig. 7) wird eine weitere Resistmaskierung aufgebracht, die wiederum aus drei Bereichen 12, 13 und 14 entsprechend den in Fig. 4 gezeigten Bereichen gebildet ist. Auch in diesem Fall ist die Resistabdeckung 13 breiter als das darunterliegende Fenster 20 des Oxids 5, wobei die Überlappung wenigstens der Ausrichtungstoleranz des verwendeten Belichtungsgeräts entspricht.
Es folgt ein erster Ätzschritt zum Ätzen der zweiten Oxidschicht 21, der zweiten Siliziumschicht 11 und der ersten Oxidschicht 5, wobei das Ätzen an einem Punkt stoppt, der hinsichtlich der Zellen- und Auswähltransistorbereiche der ersten Siliziumschicht 4 entspricht. Durch das Fehlen des Schutzes des Oxids 5 setzt sich der Ätzvorgang an den Seiten des Schaltungstransistorbereichs bis zu dem Gateoxid 3 fort (Fig. 8)
Das Resist 12, 13 und 14 wird dann entfernt, und an dem Schaltungsbereich 17 wird eine weitere Resistmaske 22 angebracht (Fig. 9).
Schließlich wird der Ätzvorgang an den Seiten des Zellenbereichs 15 und des Auswähltransistorbereichs 16 abgeschlossen, bis nach dem Entfernen der Maske 22 das in Fig. 10 gezeigte Endergebnis vorliegt. In diesem letzten Schritt wird die zweite Oxidschicht 21 als Maske für die Zelle 15 und den Transistor 16 verwendet.
Als weitere, nicht beanspruchte Alternative ist es möglich, wenn ein Einsparen der zweiten Oxidschicht 21 erwünscht ist, daß das Verfahren anstatt der Maske 12, 13, 14 der Fig. 7 nach dem in Fig. 6 gezeigten Schritt und dem anschließenden Aufbringen der zweiten Siliziumschicht 11 die in Fig. 11 gezeigte Maske verwendet, die aus einem einzigen Segment 23 auf dem Zellen- und dem Auswähltransistorbereich sowie aus einem kleinen Segment 24 auf dem Schaltungstransistorbereich besteht.
Es erfolgt dann ein Ätzen der beiden Siliziumbereiche 11 und 4 sowie des Gateoxids 3 in dem ungeschützten dazwischenliegenden Bereich (Fig. 12).
Nach Entfernen des Resist 23, 24 wird eine weitere Maskierung 25, 26 und 27 aufgebracht, bei der der Teil 26 wiederum breiter ist als das darunterliegende Oxidfenster 20. Der Teil 27 überdeckt wiederum die gesamte Fläche des Schaltungstransistors (Fig. 13) einschließlich der angrenzenden freiliegenden Zonen aus monokristallinem Silizium (30).
Der abschließende Ätzvorgang beginnend mit der oberen Schicht aus Silizium 11 und dem Oxid 5 (Fig. 13) an den Seiten der geschützten Zonen und danach der unteren Schicht aus Silizium 4 führt schließlich zu dem in Fig. 14 gezeigten Endergebnis.

Claims

1. Verfahren zum Herstellen von Gatestrukturen für einen MOS-Auswähltransistor einer nicht- flüchtigen EEPROM-Speicherzelle mit selbstausgerichteten Polysiliziumschichten und einem zugeordneten Schaltungstransistor, mit folgender Abfolge von Schritten:

a) Aufbringen einer ersten Schicht (4) aus polykristallinem Silizium auf ein zuvor mit Feldoxidbereichen (2) und einer Gateoxidschicht (3) versehenes Substrat (1) aus monokristallinem Silizium;

b) Definieren und durch Ätzen erfolgendes Entfernen der ersten Polysiliziumschicht (4) auf den Feldoxidbereichen (2);

c) Aufwachsenlassen einer dünnen Oxidschicht (5) auf der ersten Polysiliziumschicht (4);

d) durch Atzen erfolgendes Entfernen der dünnen Oxidschicht (5) zur Bildung eines Fensters (20) in einem zur Bildung des Auswähltransistors bestimmten Bereich (16), wobei das Fenster (20) schmaler ist als die gewünschte Breite der Gatestruktur des Auswähltransistors, sowie durch Ätzen erfolgendes Entfernen der dünnen Oxidschicht über der gesamten Fläche des Schaltungstransistors;

e) Aufbringen einer zweiten Schicht (11) aus polykristallinem Silizium über der gesamten Struktur;

f) Aufbringen einer weiteren Oxidschicht (21) über der zweiten Polysiliziumschicht (11);

g) Anbringen einer Maske (12, 13, 14) auf der weiteren Oxidschicht (21) zum Abdecken von Bereichen (15, 16, 17) zur Bildung der Speicherzelle sowie des Auswähl- und des Schaltungstransistors, wobei der Auswähltransistorbereich (16) das Fenster (9) beinhaltet;

h) durch Ätzen erfolgendes Entfernen der weiteren Oxidschicht (21), der zweiten Polysiliziumschicht (11) und der dünnen Oxidschicht (5) an den Seiten der Speicherzellen- und Auswähltransistorbereiche (15, 16), sowie der weiteren Oxidschicht (21), der ersten und der zweiten Polysiliziumschicht (4, 11) und der Gateoxidschicht (3) an den Seiten des Schaltungstransistorbereichs (17) zum Definieren einer Schaltungstransistor-Gatestruktur (17), die durch Bereiche der Gateoxidschicht (3), der ersten und der zweiten Polysiliziumschicht (4, 11) und der weiteren Oxidschicht (21) gebildet wird;

i) Ersetzen der Maske (12, 13, 14) durch eine weitere Maske (22), die den Schaltungstransistorbereich (17) abdeckt;

j) durch Ätzen erfolgendes Entfernen der ersten Polysiliziumschicht (4) an den Seiten der Speicherzellen- und Auswähltransistorbereiche (15, 16) zum Definieren einer Speicherzellen-Gatestruktur (15), die durch Bereiche der Gateoxidschicht (3), der ersten Polysiliziumschicht (4), der dünnen Oxidschicht (5), der zweiten Polysiliziumschicht (11) und der weiteren Oxidschicht (21) gebildet wird, sowie zum Definieren einer Auswähltransistor-Gatestruktur (16), die durch Bereiche der Gateoxidschicht (3), der ersten Polysiliziumschicht (4), der dünnen Oxidschicht (5) mit dem Fenster (20), der zweiten Polysiliziumschicht (11) und der weiteren Oxidschicht (21) gebildet wird.