JP2520648B2 - 自己整合ケイ素層を有するｅ▲上２▼ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 - Google Patents

自己整合ケイ素層を有するｅ▲上２▼ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法

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Description

【発明の詳細な説明】 本発明は自己整合ケイ素層を有するE2PROM不揮発性メ
モリセルと関連トランジスタを含む構造体を製造する方
法に係る。
E2PROM不揮発性メモリセルは、適宜にドープした単結
晶ケイ素基板にゲート酸化層と多結晶ケイ素浮遊ゲート
を順次積層し、浮遊ゲート上に多結晶シリコンと制御ゲ
ートを積層すると共に薄い酸化ケイ素層で浮遊ゲート・
制御ゲート間を絶縁して成るものが周知である。
このセルと関連して、ゲート酸化層の上に２層の非絶
縁多結晶ケイ素層を積層して選択トランジスタが設けら
れる。
また、同様の構成で外部回路の一部を成すトランジス
タも存在するのが普通である。
上記のセルは、浮遊ゲートと制御ゲートを自己整合し
得る技術を適用すれば、使用面積をよりよく最適化する
ことができる。そうすると制御ゲートのケイ素面積全部
を浮遊ゲートと制御ゲートの容量結合に使用できるた
め、セルの書込み動作と取消動作も最適化される。
自己整合多結晶ケイ素層を有するメモリセル、および
それと関連する選択トランジスタと回路トランジスタの
周知の製造方法では下記の操作を順次行なう必要があ
る：（ａ）予めフィールド酸化領域とゲート酸化層を設
けた単結晶ケイ素基板上に第１の多結晶ケイ素層を堆積
する、（ｂ）前記第１のケイ素層の側縁の境界を限定す
るためのエッチング処理、（ｃ）前記第１ケイ素層に薄
い酸化層を成長させる、（ｄ）前記酸化層のトランジス
タ形成領域全体をエッチングする、（ｅ）第２の多結晶
ケイ素層を堆積する、（ｆ）メモリセルおよびトランジ
スタ形成目的区域以外の両多結晶ケイ素層および中間酸
化層を最終的にエッチングする。
この方法で得られる構造体は酸化層を間に介在させた
２層の自己整合多結晶ケイ素層を有する１つまたはそれ
以上のメモリセルと、２層の多結晶ケイ素層を自己整
合、短絡させて積層した回路トランジスタとを含む。
この製造方法は２層のケイ素層および中間酸化層を最
終的にエッチングすることに関して臨界を示す場合があ
りうる。すなわち、最初の第２のケイ素層のエッチング
工程を中間酸化層なしにその領域でゲート酸化物に達す
るまで続行した場合、中間酸化層と第１のケイ素層のエ
ッチング工程中に単結晶ケイ素基板の望ましくない穴あ
きを生じてしまう場合がある。
このような不都合を無くすため、これまでにも第２の
ケイ素層のエッチング工程をゲート酸化層が露出する前
に停止し、短絡シリコンを有する領域において第１のケ
イ素層の一部を残してゲート酸化層を保護することが必
要である。このようにして、その後に続く中間酸化層お
よび第１の酸化層のエッチングの際、基板の穴あきを起
こすことは避けられる。
しかし、この方法は必要なだけオーバエッチングのき
ょう正が可能な精巧なエッチング技術を要するものであ
る。
現時点での技術水準が以上の通りであることから、本
発明の目的は自己整合ケイ素層を有するE2PROM不揮発性
メモリセルと関連トランジスタとを含む構造体であっ
て、上記のような欠点の無い構造体を製造する方法を提
供することである。
本発明によると、下記の点で上記周知技術と異なる方
法によって前記の目的が達成される： （ａ）少なくとも後に不揮発性メモリセルに付随する関
連トランジスタの一部を成す選択トランジスタが形成さ
れる領域において、中間の酸化層のエッチングを選択ト
ランジスタに必要な幅より小さい幅の小形窓を形成する
に止める、（ｂ）第２の多結晶ケイ素層に重ねるような
方式で形成したマスクを用いて２つの多結晶ケイ素層及
び中間の酸化層の最終エッチングを行い、少なくとも後
に選択トランジスタが形成される領域において中間の酸
化層の対応窓より広い領域を被覆するように行う。
このようにして、すなわちトランジスタ領域のマスク
と関連窓の両側の酸化層縁部との間で部分的に重合させ
ることにより、（重畳部分の大きさは使用する露光装置
の整合許容差より大きくする必要があることはもちろん
である）、保護されていない領域の最終エッチングを全
て同じ材料層の組合せで行なうことができる。これによ
って先行技術の欠点が克服され、エッチング技術そのも
のが簡単になる上、単結晶ケイ素基板のオーバエッチン
グを防止することができる。
本発明の製造方法の実施例を添付図面に示す。
第１図〜第７図に示す方法は、フィールド酸化領域２
と薄いゲート酸化層３を有する単結晶ケイ素基板１上に
まず第１の多結晶ケイ素層４を堆積する（第１図）。
その後適当なレジストマスクを施してエッチングを行
ない、酸化領域２に対応する部分のケイ素層４を除去す
る。残りのケイ素層上に薄い酸化ケイ素層５を成長させ
る（第２図）。
次に第３図に示すように第２図の構造体をレジストマ
スク18で被覆する時、選択トランジスタ16の形成領域の
中の小部分の他、回路トランジスタ17の形成領域全体を
被覆せずに残す。次にレジスト18の開口領域19の下にあ
る小領域20と回路トランジスタ17の形成領域全体から酸
化層５を除去する。
レジスト18を除去した後、第２ケイ素層11を堆積し、
その上に第２の酸化層21を成長させる。こうして得た構
造体（第４図）上に、３つの領域12,13,14にレジストマ
スクを新たに塗布する。この場合も下にある酸化層５の
窓20よりレジストマスク13の方が幅広くなるようにし
て、その重なり部分は少なくとも使用する露光装置の整
合許容差と等しくする。
続いて第２の酸化層21、第２ケイ素層11、第１の酸化
層５の初回エッチングを行ない、セルおよび選択トラン
ジスタ領域に関する限り第１のケイ素層４に対応する地
点で停止する。酸化層５が保護されていないため、回路
トランジスタ領域の両側ではエッチングがゲート酸化層
３まで引き続き行なわれる（第５図）。
次いでレジスト12,13,14を除去し、回路トランジスタ
領域17に新たにレジストマスク22を塗布する（第６
図）。
最後に、セル領域15と選択トランジスタ領域の両側を
エッチングして、マスク22を除去した後、最終的に第７
図に示すような構造体を得る。この最終工程では第２の
酸化層21をセル15およびトランジスタ16のマスクとして
用いる。
【図面の簡単な説明】
第１図〜第７図は本発明による方法の一実施例による製
造方法における各製造工程を示す。 １…単結晶ケイ素基板、２…フィールド酸化領域、３…
ゲート酸化層、４…下部ケイ素層、５…酸化層、11…上
部ケイ素層、12,13,14…マスク、15…メモリセル、16…
選択トランジスタ、17…回路トランジスタ、20…窓、21
…別の酸化層、22…マスク。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ａ）予めフィールド酸化領域（２）とゲー
    ト酸化層（３）とを設けた単結晶ケイ素基板（１）上
    に、第１の多結晶ケイ素層（４）を堆積する工程と、 ｂ）前記フィールド酸化領域（２）上の第１の多結晶ケ
    イ素層（４）のエッチング除去を行い、この第１の多結
    晶ケイ素層（４）の側縁の境界を限定する工程と、 ｃ）前記第１の多結晶ケイ素層（４）上に薄い酸化層
    （５）を成長させる工程と、 ｄ）後に選択トランジスタを形成する領域（16）におい
    て、この選択トランジスタのゲート構造体として要求さ
    れる幅よりも狭い幅の窓（20）を形成するために、前記
    薄い酸化層（５）のエッチング除去を行うと共に、後に
    回路トランジスタを形成する領域（17）全体において、
    前記薄い酸化層（５）のエッチング除去を行う工程と、 ｅ）全体の構造体上に第２の多結晶ケイ素層（11）を堆
    積する工程と、 ｆ）前記第２の多結晶ケイ素層（11）上に別の酸化層
    （21）を堆積する工程と、ｇ）後にメモリセルと、前記
    窓（20）を形成した選択トランジスタと、回路トランジ
    スタとを形成するための領域（15,16,17）を覆うマスク
    （12,13,14）を、前記別の酸化物層（21）上に施す工程
    と、 ｈ）前記メモリセルと選択トランジスタを形成する領域
    （15,16）の側方において、前記別の酸化層（21）と、
    第２の多結晶ケイ素層（11）と、薄い酸化層（５）とを
    エッチング除去すると共に、前記回路トランジスタを形
    成する領域（17）の側方において、前記別の酸化層（2
    1）と、第１及び第２の多結晶ケイ素層（4,11）と、ゲ
    ート酸化層（３）とをエッチング除去し、前記ゲート酸
    化層（３）と、第１及び第２の多結晶ケイ素層（4,11）
    と、前記別の酸化層（21）によって形成された回路トラ
    ンジスタのゲート構造体の側縁の境界を限定する工程
    と、 ｉ）前記マスク（12,13,14）を、前記回路トランジスタ
    領域（17）を覆う別のマスク（22）に置き換える工程
    と、 ｊ）前記メモリセルと選択トランジスタを形成する領域
    （15,16）の側方において、前記第１の多結晶ケイ素層
    （４）をエッチング除去し、前記ゲート酸化層（３）
    と、第１の多結晶ケイ素層（４）と、薄い酸化層（５）
    と、第２の多結晶ケイ素層（11）と、前記別の酸化層
    （21）によって形成されるメモリセルのゲート構造体の
    側縁の境界を限定すると共に、前記ゲート酸化層（３）
    と、第１の多結晶ケイ素層（４）と、前記窓（20）を設
    けた薄い酸化層（５）と、第２の多結晶ケイ素層（11）
    と、前記別の酸化層（21）によって形成される選択トラ
    ンジスタのゲート構造体の側縁の境界を限定する工程
    と、 からなる自己整合ケイ素層を有するE2PROM不揮発性メモ
    リセルと関連トランジスタを含む構造体の製造方法。
JP62179259A 1986-07-25 1987-07-20 自己整合ケイ素層を有するｅ▲上２▼ｐｒｏｍ不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 Expired - Fee Related JP2520648B2 (ja)

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