JP2009224813A - 半導体装置 - Google Patents
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Abstract
【解決手段】半導体装置は、半導体層と、半導体層上のメモリセルアレイ領域及び選択ゲート領域に形成された第1の絶縁膜12と、第1の絶縁膜12上に形成された第1の電極層13と、第1の電極層13及び第1の絶縁膜12を貫通して半導体層内に至るまで形成され、第1の電極層13と自己整合的に形成され、素子領域10を分離し、素子分離絶縁膜からなる複数の素子分離領域15と、前記素子分離領域15を跨いで第1の電極層13上に形成され、選択ゲート領域においては第1の電極層13の表面を露出する第1の開口部17を有する第2の絶縁膜16と、第2の絶縁膜16上及び第1の電極層13の露出された表面上に形成され、第1の開口部17を介して第1の電極層13と電気的に接続される第2の電極層18とを具備する。
【選択図】 図2
Description
第1の実施形態は、メモリトランジスタと選択トランジスタの構造に関し、選択トランジスタを構成する第1及び第2の電極層間の絶縁膜の一部に開口部を設けるものである。
第2の実施形態は、開口部の形成の際、メモリセルアレイ領域における第2の絶縁膜の信頼性の劣化を防ぐために、制御ゲートが2層以上の電極層からなることを特徴とする。
第3の実施形態は、第1の実施形態で述べた開口部の幅を小さくしたい場合に有効な方法である。例えば、NAND型フラッシュメモリでの選択トランジスタのゲート長は、0.2μm前後までの微細化が進んでおり、その中央部のみに開口部を設けようとすると、例えば0.1μm幅のパタンを形成しなければならない。このような場合、第3の実施形態は有効である。尚、第3の実施形態に係る半導体装置は、第2の実施形態と同様であるため説明は省略する。
第1乃至第3の実施形態は、フラッシュメモリのメモリセルアレイ領域と選択ゲート領域に本発明を適用したものであるが、第4の実施形態は、選択ゲート領域と同様の構造を周辺回路領域にも適用することを特徴とする。
第5の実施形態は、第4の実施形態の変形例である。この第5の実施形態は、周辺回路領域における第2の絶縁膜を全て除去していることを特徴とする。
第6の実施形態は、第2の絶縁膜の存在する素子領域の上方にコンタクトホールを形成することにより、周辺トランジスタの面積を縮小することを特徴とする。
第7の実施形態は、複数の周辺回路トランジスタにおいて、絶縁膜の開口部の幅を等しくすることを特徴とする。
第8の実施形態は、同一ゲート電極内に複数の開口部を設け、これらの開口部の幅を等しくすることを特徴とする。
第9の実施形態は、第8の実施形態のように同一ゲート電極内に複数の開口部を設けた際、これらの開口部間の距離を等しくすることを特徴とする。
第10の実施形態は、チャネル長の方向において、開口部を素子領域上から素子分離領域上にまで延在させることを特徴とする。
第11の実施形態は、開口部の幅と開口部を埋め込む電極層の堆積膜厚との関係を規定することを特徴とする。
第12の実施形態は、第11の実施形態のように開口部の幅と開口部を埋め込む電極層の膜厚との関係を規定した上で、この電極層の表面を平坦にすることを特徴とする。
Claims (22)
- 半導体層と、
前記半導体層上のメモリセルアレイ領域及び選択ゲート領域に形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1の電極層と、
前記第1の電極層及び前記第1の絶縁膜を貫通して前記半導体層内に至るまで形成され、前記第1の電極層と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる複数の素子分離領域と、
前記素子分離領域を跨いで前記第1の電極層上に形成され、前記選択ゲート領域においては前記第1の電極層の表面を露出する第1の開口部を有する第2の絶縁膜と、
前記第2の絶縁膜上及び前記第1の電極層の露出された前記表面上に形成され、前記第1の開口部を介して前記第1の電極層と電気的に接続される第2の電極層と、
前記メモリセルアレイ領域の周辺に形成されている周辺回路領域の前記半導体層上に形成された第3の絶縁膜と、
前記第3の絶縁膜上に形成された第3の電極層と、
前記第3の電極層上に形成され、前記第3の電極層の表面を露出する第2の開口部を有する第4の絶縁層と、
前記第4の絶縁層上及び前記第3の電極層の露出された前記表面上に形成され、前記第2の開口部を介して前記第3の電極層と電気的に接続される第4の電極層と
を具備し、
前記選択ゲート領域において前記第1及び第2の電極層で第1のゲート電極が形成され、
前記周辺回路領域において前記第3及び第4の電極層で第2のゲート電極が形成され、
前記第1の開口部は、前記第1のゲート電極のゲート長方向における第1の幅と前記ゲート長方向に対して垂直方向における第2の幅とを有し、
前記第2の幅は、前記第1の幅より長く、
前記第1の開口部は、複数の前記素子分離領域を跨いで前記第2の幅の方向に延在し、
前記素子分離絶縁膜は、前記第1の開口部下に位置し、前記第1の開口部と同じ形状の溝を有し、
前記第3及び第4の電極層の前記素子領域上の端部には、前記第4の絶縁膜が形成されている
ことを特徴とする半導体装置。 - 半導体層と、
前記半導体層上のメモリセルアレイ領域及び選択ゲートに形成された第1の絶縁膜と、
前記第1の絶縁膜上に形成された第1の電極層と、
前記第1の電極層及び前記第1の絶縁膜を貫通して前記半導体層内に至るまで形成され、かつ前記第1の電極層と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる素子分離領域と、
前記第1の電極層及び前記素子分離領域上に形成され、前記選択ゲート領域における前記第1の電極層の表面を露出する第1の開口部を有する第2の絶縁膜と、
前記第2の絶縁膜上に形成された第2の電極層と、
前記第2の電極層上及び前記第1の電極層の露出された前記表面上に形成され、前記第1の開口部を介して前記第1の電極層と電気的に接続される第3の電極層と、
前記メモリセルアレイ領域の周辺に形成されている周辺回路領域の前記半導体層上に形成された第3の絶縁膜と、
前記第3の絶縁膜上に形成された第4の電極層と、
前記第4の電極層上に形成され、前記第4の電極層の表面を露出する第2の開口部を有する第4の絶縁膜と、
前記第4の絶縁膜上に形成された第5の電極層と、
前記第5の電極層上及び前記第4の電極層の露出された前記表面上に形成され、前記第2の開口部を介して前記第4の電極層と電気的に接続される第6の電極層と
を具備し、
前記選択ゲート領域において前記第1乃至第3の電極層で第1のゲート電極が形成され、
前記周辺回路領域において前記第4乃至第6の電極層で第2のゲート電極が形成され、
前記第1の開口部は、前記第1のゲート電極のゲート長方向における第1の幅と前記ゲート長方向に対して垂直方向における第2の幅とを有し、
前記第2の幅は、前記第1の幅より長く、
前記第1の開口部は、複数の前記素子分離領域を跨いで前記第2の幅の方向に延在し、
前記第4乃至第6の電極層の前記素子領域上の端部には、前記第4の絶縁膜が形成されている
ことを特徴とする半導体装置。 - 前記第1の開口部は、前記第2の電極層の中央部に位置することを特徴とする請求項1記載の半導体装置。
- 前記第1の開口部は、前記第3の電極層の中央部に位置することを特徴とする請求項2記載の半導体装置。
- 前記素子分離絶縁膜は、前記第1の開口部下に位置し、前記第1の開口部と同じ形状の溝を有することを特徴とする請求項2記載の半導体装置。
- 前記素子分離領域の上方に位置し、前記第2の電極層に電気的に接続された接続部材をさらに具備することを特徴とする請求項1記載の半導体装置。
- 前記素子分離領域の上方に位置し、前記第3の電極層に電気的に接続された接続部材をさらに具備することを特徴とする請求項2記載の半導体装置。
- 前記第2の絶縁膜の存在する前記素子領域の上方に位置し、前記第2の電極層に電気的に接続された接続部材をさらに具備することを特徴とする請求項1記載の半導体装置。
- 前記第2の電極層に接続部材を介して電気的に接続された配線をさらに具備し、
前記配線と前記第1の電極層とは、前記第2の電極層を前記素子領域から前記素子分離領域上まで引き出して前記第2の電極層を介して接続されることを特徴とする請求項1記載の半導体装置。 - 前記第3の電極層に接続部材を介して電気的に接続された配線をさらに具備し、
前記配線と前記第1の電極層とは、前記第3の電極層を前記素子領域から前記素子分離領域上まで引き出して前記第3の電極層を介して接続されることを特徴とする請求項2記載の半導体装置。 - 前記第2のゲート電極がチップ上に複数個配置されている半導体装置であって、
複数の前記第2のゲート電極におけるそれぞれの前記第2の開口部の幅は等しいことを特徴とする請求項1又は2記載の半導体装置。 - 複数の前記第2のゲート電極の幅は互いに異なることを特徴とする請求項11記載の半導体装置。
- 前記第2のゲート電極内に前記第2の開口部が複数個設けられ、これら第2の開口部の幅は等しいことを特徴とする請求項1又は2記載の半導体装置。
- 前記第2の開口部は交差することを特徴とする請求項13記載の半導体装置。
- 前記第2の開口部間の距離は等しいことを特徴とする請求項13記載の半導体装置。
- 前記第1のゲート電極は複数個形成され、複数の前記第1のゲート電極はそれぞれ前記第1の開口部を有し、
前記第2のゲート電極内に前記第2の開口部が複数個形成され、
前記第1の開口部間の第1の間隔と、前記第2の開口部間の第2の間隔とは等しいことを特徴とする請求項1又は2記載の半導体装置。 - 前記第2の間隔は、前記第1の間隔を基準にして規定されることを特徴とする請求項16記載の半導体装置。
- 前記第2の電極層の堆積時の膜厚は、前記第1の開口部の幅の1/2以上であることを特徴とする請求項1記載の半導体装置。
- 前記第3の電極層の堆積時の膜厚は、前記第1の開口部の幅の1/2以上であることを特徴とする請求項2記載の半導体装置。
- 前記第1のゲート電極の端部に前記第2の絶縁膜が存在することを特徴とする請求項1又は2記載の半導体装置。
- 浮遊ゲートとして機能する第1の電極層と、制御ゲートとして機能する第2の電極層と有するメモリトランジスタを備えたメモリセルアレイ領域と、
メモリセルアレイ領域と隣接する選択トランジスタを備えた選択ゲート領域と、
前記メモリセルアレイ領域の周辺に位置する周辺回路領域と
を具備するNAND型フラッシュメモリの半導体装置において、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において共通する半導体層と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において、前記半導体層上に共通して形成された第1の絶縁膜と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において、前記第1の絶縁膜上に共通して形成された第1の電極層と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において前記第1の電極層及び前記第1の絶縁膜を貫通して前記半導体層内に至るまで形成され、かつ前記第1の電極層と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる素子分離領域と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において前記第1の電極層及び前記素子分離領域上に共通して形成され、前記選択ゲート領域においては複数の前記素子分離領域及び前記第1の電極層上を横断するように前記第1の電極層の中央部の表面を露出する第1の開口部を有し、前記周辺回路領域においては前記第1の電極層の中央部の表面を露出する第2の開口部を有する第2の絶縁膜と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において前記第2の絶縁膜上及び前記第1の電極層の露出された前記表面上に共通して形成され、前記第1及び第2の開口部を介して前記第1の電極層と電気的に接続される第2の電極層と
を具備することを特徴とする半導体装置。 - 浮遊ゲートとして機能する第1の電極層と、制御ゲートとして機能する第2の電極層と有するメモリトランジスタを備えたメモリセルアレイ領域と、
メモリセルアレイ領域と隣接する選択トランジスタを備えた選択ゲート領域と、
前記メモリセルアレイ領域の周辺に位置する周辺回路領域と
を具備するNAND型フラッシュメモリの半導体装置において、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において共通する半導体層と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において、前記半導体層上に共通して形成された第1の絶縁膜と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において、前記第1の絶縁膜上に共通して形成された第1の電極層と、
前記メモリセルアレイ領域、前記選択ゲート領域及び前記周辺回路領域において前記第1の電極層及び前記第1の絶縁膜を貫通して前記半導体層内に至るまで形成され、かつ前記第1の電極層と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる素子分離領域と、
前記メモリセルアレイ領域及び前記選択ゲート領域において前記第1の電極層及び前記素子分離領域上に共通して形成され、前記選択ゲート領域においては複数の前記素子分離領域及び前記第1の電極層上を横断するように前記第1の電極層の表面から前記第1の電極層に隣接して形成された前記素子分離領域の表面の一部までを露出する開口部を有する第2の絶縁膜と、
前記メモリセルアレイ領域及び前記選択ゲート領域においては前記第2の絶縁膜上及び前記第1の電極層の露出された前記表面上に共通して形成され、かつ、前記開口部を介して前記第1の電極層と電気的に接続され、前記周辺回路領域においては前記第1の電極層の中央部の上面に接して形成された第2の電極層と
を具備することを特徴とする半導体装置。
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Citations (5)
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---|---|---|---|---|
JPS6334977A (ja) * | 1986-07-25 | 1988-02-15 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 自己整合ケイ素層を有するe↑2prom不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 |
JPH05206292A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体集積回路 |
JPH06125090A (ja) * | 1992-10-14 | 1994-05-06 | Seiko Epson Corp | 半導体装置 |
JPH11177066A (ja) * | 1997-12-09 | 1999-07-02 | Sony Corp | 半導体不揮発性記憶装置の製造方法 |
JP2000223596A (ja) * | 1999-02-03 | 2000-08-11 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
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JP3602691B2 (ja) * | 1997-06-27 | 2004-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP3642965B2 (ja) * | 1998-12-15 | 2005-04-27 | 沖電気工業株式会社 | 半導体装置の製造方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6334977A (ja) * | 1986-07-25 | 1988-02-15 | エツセジ−エツセ ミクロエレツトロニカ ソチエタ ペル アノニマ | 自己整合ケイ素層を有するe↑2prom不揮発性メモリセルと関連トランジスタを含む構造体の製造方法 |
JPH05206292A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体集積回路 |
JPH06125090A (ja) * | 1992-10-14 | 1994-05-06 | Seiko Epson Corp | 半導体装置 |
JPH11177066A (ja) * | 1997-12-09 | 1999-07-02 | Sony Corp | 半導体不揮発性記憶装置の製造方法 |
JP2000223596A (ja) * | 1999-02-03 | 2000-08-11 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
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