JP5072913B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5072913B2 JP5072913B2 JP2009160808A JP2009160808A JP5072913B2 JP 5072913 B2 JP5072913 B2 JP 5072913B2 JP 2009160808 A JP2009160808 A JP 2009160808A JP 2009160808 A JP2009160808 A JP 2009160808A JP 5072913 B2 JP5072913 B2 JP 5072913B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode layer
- insulating film
- region
- semiconductor device
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
第1の実施形態は、メモリトランジスタと選択トランジスタの構造に関し、選択トランジスタを構成する第1及び第2の電極層間の絶縁膜の一部に開口部を設けるものである。
第2の実施形態は、開口部の形成の際、メモリセルアレイ領域における第2の絶縁膜の信頼性の劣化を防ぐために、制御ゲートが2層以上の電極層からなることを特徴とする。
第3の実施形態は、第1の実施形態で述べた開口部の幅を小さくしたい場合に有効な方法である。例えば、NAND型フラッシュメモリでの選択トランジスタのゲート長は、0.2μm前後までの微細化が進んでおり、その中央部のみに開口部を設けようとすると、例えば0.1μm幅のパタンを形成しなければならない。このような場合、第3の実施形態は有効である。尚、第3の実施形態に係る半導体装置は、第2の実施形態と同様であるため説明は省略する。
第1乃至第3の実施形態は、フラッシュメモリのメモリセルアレイ領域と選択ゲート領域に本発明を適用したものであるが、第4の実施形態は、選択ゲート領域と同様の構造を周辺回路領域にも適用することを特徴とする。
第5の実施形態は、第4の実施形態の変形例である。この第5の実施形態は、周辺回路領域における第2の絶縁膜を全て除去していることを特徴とする。
第6の実施形態は、第2の絶縁膜の存在する素子領域の上方にコンタクトホールを形成することにより、周辺トランジスタの面積を縮小することを特徴とする。
第7の実施形態は、複数の周辺回路トランジスタにおいて、絶縁膜の開口部の幅を等しくすることを特徴とする。
第8の実施形態は、同一ゲート電極内に複数の開口部を設け、これらの開口部の幅を等しくすることを特徴とする。
第9の実施形態は、第8の実施形態のように同一ゲート電極内に複数の開口部を設けた際、これらの開口部間の距離を等しくすることを特徴とする。
第10の実施形態は、チャネル長の方向において、開口部を素子領域上から素子分離領域上にまで延在させることを特徴とする。
第11の実施形態は、開口部の幅と開口部を埋め込む電極層の堆積膜厚との関係を規定することを特徴とする。
第12の実施形態は、第11の実施形態のように開口部の幅と開口部を埋め込む電極層の膜厚との関係を規定した上で、この電極層の表面を平坦にすることを特徴とする。
Claims (9)
- メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の電極層を形成する工程と、
前記第1の電極層及び前記第1の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第1の電極層上に第2の絶縁膜を形成する工程と、
前記選択ゲート領域において、前記第2の絶縁膜を複数の前記素子分離領域及び前記第1の電極層上を横断するように除去し、前記第1の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第2の絶縁膜を選択的に除去し、前記第1の電極層の表面を露出する開口部を形成する工程と、
前記第2の絶縁膜及び前記第1の電極層の露出された前記表面上に第2の電極層を形成する工程と、
前記第1の電極層、前記第2の絶縁膜及び前記第2の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第2の絶縁膜の上方に位置し、前記第2の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第2の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。 - メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の電極層を形成する工程と、
前記第1の電極層及び前記第1の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第1の電極層上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の電極層を形成する工程と、
前記選択ゲート領域において、前記第2の電極層及び前記第2の絶縁膜を複数の前記素子分離領域及び前記第1の電極層上を横断するように除去し、前記第1の電極層の表面を露出する開口部を形成するとともに、前記周辺回路領域において、前記第2の絶縁膜を選択的に除去し、前記第1の電極層の表面を露出する開口部を形成する工程と、
前記第2の電極層及び前記第1の電極層の露出された前記表面上に第3の電極層を形成する工程と、
前記第1の電極層、前記第2の絶縁膜、前記第2の電極層及び前記第3の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第2の絶縁膜の上方に位置し、前記第3の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第2の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。 - メモリセルアレイ領域に隣接して配置される選択トランジスタを設けた選択ゲート領域及び周辺回路領域における半導体装置の製造方法であって、
半導体層上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第1の電極層を形成する工程と、
前記第1の電極層及び前記第1の絶縁膜を貫通し前記半導体層内に至るまで素子分離絶縁膜からなる素子分離領域を形成し、素子領域を分離する工程と、
前記素子分離領域及び前記第1の電極層上に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜上に第2の電極層を形成する工程と、
前記第2の電極層上に第1のマスク層を形成する工程と、
前記選択ゲート領域において、前記第1のマスク層に一対の対向する露出した側面を有し、複数の前記素子分離領域及び前記第1の電極層上を横断する溝を形成し、前記第2の電極層の表面の一部を露出する工程と、
前記周辺回路領域において、前記第2の絶縁膜を選択的に除去し、前記第1の電極層の表面を露出する開口部を形成する工程と、
前記溝の露出した前記側面に第2のマスク層からなる側壁を形成する工程と、
前記第1、第2のマスク層を用いて前記第2の電極層及び前記第2の絶縁膜を除去して開口部を形成し、前記第1の電極層の表面を露出する工程と、
前記第1、第2のマスク層を除去する工程と、
前記第2の電極層及び前記第1の電極層の露出された前記表面上に第3の電極層を形成する工程と、
前記第1の電極層、前記第2の絶縁膜、前記第2の電極層及び前記第3の電極層を選択的に除去し、ゲート電極を形成する工程と
を含み、
前記周辺回路領域における前記第2の絶縁膜の上方に位置し、前記第3の電極層に電気的に接続された接続部材を形成する工程をさらに具備し、
前記接続部材は、前記第2の絶縁膜の存在する前記素子領域の上方に位置する
ことを特徴とする半導体装置の製造方法。 - 前記ゲート電極の形成の際、前記ゲート電極の端部に前記第2の絶縁膜が存在することを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記素子分離領域を形成した後、前記メモリセルアレイ領域における前記素子分離絶縁膜の上部を除去し、前記素子分離絶縁膜の表面を前記第1の電極層の表面よりも下に位置させることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の電極層は、前記開口部の幅の1/2以上の膜厚で形成されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第3の電極層は、前記開口部の幅の1/2以上の膜厚で形成されることを特徴とする請求項2又は3記載の半導体装置の製造方法。
- 前記第2の電極層を形成した後、この第2の電極層の表面を平坦にすることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第3の電極層を形成した後、この第3の電極層の表面を平坦にすることを特徴とする請求項2又は3記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009160808A JP5072913B2 (ja) | 2000-09-26 | 2009-07-07 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000291910 | 2000-09-26 | ||
JP2000291910 | 2000-09-26 | ||
JP2009160808A JP5072913B2 (ja) | 2000-09-26 | 2009-07-07 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001272224A Division JP2002176114A (ja) | 2000-09-26 | 2001-09-07 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009283953A JP2009283953A (ja) | 2009-12-03 |
JP5072913B2 true JP5072913B2 (ja) | 2012-11-14 |
Family
ID=41241213
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009160810A Withdrawn JP2009278119A (ja) | 2000-09-26 | 2009-07-07 | 半導体装置 |
JP2009160808A Expired - Lifetime JP5072913B2 (ja) | 2000-09-26 | 2009-07-07 | 半導体装置の製造方法 |
JP2009160809A Expired - Lifetime JP5072914B2 (ja) | 2000-09-26 | 2009-07-07 | 半導体装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009160810A Withdrawn JP2009278119A (ja) | 2000-09-26 | 2009-07-07 | 半導体装置 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009160809A Expired - Lifetime JP5072914B2 (ja) | 2000-09-26 | 2009-07-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (3) | JP2009278119A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012049455A (ja) | 2010-08-30 | 2012-03-08 | Toshiba Corp | 半導体記憶装置および半導体記憶装置の製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1196997B (it) * | 1986-07-25 | 1988-11-25 | Sgs Microelettronica Spa | Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati |
JPH05206292A (ja) * | 1992-01-08 | 1993-08-13 | Nec Corp | 半導体集積回路 |
JPH06125090A (ja) * | 1992-10-14 | 1994-05-06 | Seiko Epson Corp | 半導体装置 |
JPH08204147A (ja) * | 1995-01-27 | 1996-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP3536469B2 (ja) * | 1995-08-18 | 2004-06-07 | ソニー株式会社 | 半導体装置の製造方法 |
JP3602691B2 (ja) * | 1997-06-27 | 2004-12-15 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
JP3867378B2 (ja) * | 1997-12-09 | 2007-01-10 | ソニー株式会社 | 半導体不揮発性記憶装置の製造方法 |
JP3642965B2 (ja) * | 1998-12-15 | 2005-04-27 | 沖電気工業株式会社 | 半導体装置の製造方法 |
JP2000223596A (ja) * | 1999-02-03 | 2000-08-11 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
-
2009
- 2009-07-07 JP JP2009160810A patent/JP2009278119A/ja not_active Withdrawn
- 2009-07-07 JP JP2009160808A patent/JP5072913B2/ja not_active Expired - Lifetime
- 2009-07-07 JP JP2009160809A patent/JP5072914B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2009283953A (ja) | 2009-12-03 |
JP5072914B2 (ja) | 2012-11-14 |
JP2009278119A (ja) | 2009-11-26 |
JP2009224813A (ja) | 2009-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100443224B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
JP3984020B2 (ja) | 不揮発性半導体記憶装置 | |
KR100681378B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8134398B2 (en) | Device having gate with two buried portions with different widths | |
KR100331298B1 (ko) | 반도체 기억장치와 그 제조방법 | |
US20150243670A1 (en) | Nonvolatile semiconductor memory device having element isolating region of trench type | |
JP2008205379A (ja) | 不揮発性半導体メモリ及びその製造方法 | |
JPH09246489A (ja) | 半導体記憶装置およびその製造方法 | |
KR100438242B1 (ko) | 비휘발성 반도체 기억 장치 및 그 제조 방법 | |
JP5072913B2 (ja) | 半導体装置の製造方法 | |
US6781188B2 (en) | Nonvolatile semiconductor memory device | |
US7071115B2 (en) | Use of multiple etching steps to reduce lateral etch undercut | |
JP3645156B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2004281663A (ja) | 半導体記憶装置及びその製造方法 | |
KR100825770B1 (ko) | 낸드형 플래시 메모리 소자에서의 자기 정렬된 공통 소스라인제조 방법 | |
JPH11121701A (ja) | 半導体装置の製造方法および半導体装置 | |
JP2007123349A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120131 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120202 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120402 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120705 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120724 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120821 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5072913 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150831 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |