JP2004104099A

JP2004104099A - 製造工程が簡単なｅｅｐｒｏｍ素子及びその製造方法

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Publication number: JP2004104099A
Application number: JP2003278669A
Authority: JP
Inventors: Kwang-Tae Kim; 金　洸兌
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
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Filing date: 2003-07-23
Publication date: 2004-04-02
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Abstract

【課題】　製造工程が簡単なＥＥＰＲＯＭ素子及びその製造方法を提供する。
【解決手段】　半導体基板の第１部分にトンネル絶縁膜、第１導電膜パターン及び第２導電膜パターンが積層されて前記第２導電膜パターンの両側に各々配置された共通ソース領域及びフローティング接合領域で構成されたメモリトランジスタと、前記フローティング接合領域と連結され、前記半導体基板の第２部分にゲート絶縁膜、前記第１導電膜パターン及び第２導電膜パターンが積層されて前記フローティング接合領域に対向して前記第２導電膜パターンの一側に配置されたドレーン領域で構成された選択トランジスタと、を含むＥＥＰＲＯＭ素子。単純化された製造工程を通じて製造でき、金属プラグでワードラインを連結するので、抵抗減少効果が得られる。
【選択図】　図７

Description

　本発明は不揮発性メモリ素子及びその製造方法に係り、より詳細には電気的に消去及びプログラムできるＥＥＰＲＯＭ素子及びその製造方法に関する。

　一般的に、半導体メモリ素子は２種類に大別される。半導体メモリ素子のうちＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）型メモリ素子は電源供給が切れると記憶された情報が消滅する特性を有する反面、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）型メモリ素子は外部から電源供給が切れても記憶された情報をそのまま維持する特性を有する。したがって、このようなＲＯＭ型メモリ素子は不揮発性メモリ素子と呼ばれる。この不揮発性メモリ素子のうち電気的に情報を消去及びプログラムできるＥＥＰＲＯＭ素子がある。

　図１は、従来技術によるＥＥＰＲＯＭ素子の単位セルレイアウト図である。
　具体的に、従来のＥＥＰＲＯＭ素子の単位セルは横方向に一定の幅を持ちつつアクティブ領域１１が配置されている。前記アクティブ領域１１と垂直する縦方向にセンスライン１３が位置し、前記センスライン１３と横方向に一定の間隔で離れてワードライン１５が配置される。

　前記センスライン１３の左側のアクティブ領域１１には共通ソース領域１７が配置され、前記センスライン１３とワードライン１５との間及びトンネル領域１８下部のアクティブ領域１１にはフローティング接合領域１９が配置される。特に、前記トンネル領域１８の下部にはＮ＋イオン注入領域２１が形成される。前記ワードライン１５の右側の領域にはドレーン領域２３が配置され、前記ドレーン領域２３内にはビットライン（図示せず）と連結されるビットラインコンタクトホール２５が配置される。

　また、縦方向に前記アクティブ領域１１と一定の間隔ほど離隔された非アクティブ領域に前記アクティブ領域１１と並んで横方向にフィールドイオン注入のためのフィールドイオン注入マスク２７が配置される。前記フィールドイオン注入マスク２７部分はフィールドイオン注入が行われる部分である。前記センスライン１３部分には前記フィールドイオン注入マスク２７とオーバーラップされるようにフローティングゲート形成のためのフローティングゲートマスク２９が設置される。前記フローティングゲートマスク２９部分はフローティングゲート用ポリシリコン層がエッチングされてセル別にフローティングゲートを区分する役割を果たす。前記フローティングゲートマスク２９がセンスライン１３部分にのみ設置される理由はワードライン１５の切れを防止するためである。

　以上のような従来のＥＥＰＲＯＭ素子は二つのトランジスタ部分、すなわち共通ソース領域１７、フローティング接合領域１９、フローティングゲート（図示せず）及びセンスライン１３よりなるメモリトランジスタ部分と、フローティング接合領域１９、ドレーン領域２３及びワードライン１５よりなる選択トランジスタ部分とで構成される。

　図２ないし図５は、図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面である。図２Ａないし図５Ａは図１のＹ１−Ｙ１′方向に沿って延長して示した断面図であり、図２Ｂないし図５Ｂは図１のＹ２−Ｙ２′方向に沿って延長して示した断面図であり、図２Ｃないし図５Ｃは図１のＸ−Ｘ′方向に沿って延長して示した断面図である。

　図２Ａないし図２Ｃを参照すれば、非アクティブ領域１０３（フィールド絶縁膜）が形成された半導体基板１０１上にゲート絶縁膜１０５及びトンネル絶縁膜１０７を形成する。前記ゲート絶縁膜１０５及びトンネル絶縁膜１０７上に不純物がドーピングされた第１ポリシリコン膜１０９を形成する。

　次に、前記第１ポリシリコン膜１０９上に第１フォトレジストパターン１１１を形成する。前記第１フォトレジストパターン１１１は前記第１ポリシリコン膜１０９上に第１フォトレジスト膜を形成した後、フィールドイオン注入マスク（図１の２７）を利用して露光した後に現像して形成する。図１のフィールドイオン注入マスク（図１の２７）が形成された部分は第１フォトレジストパターン１１１が形成されない部分である。

　次いで、前記第１フォトレジストパターン１１１が形成された半導体基板１０１上にフィールドイオン注入１１３を実施する。前記フィールドイオン注入１１３によって図１のフィールドイオン注入マスク（図１の２７）が形成された部分に不純物、例えばボロンが注入される。

　図３Ａないし図３Ｃを参照すれば、前記第１フォトレジストパターン１１１を除去する。次いで、前記第１ポリシリコン膜１０９上に第２フォトレジストパターン１１５を形成する。前記第２フォトレジストパターン１１５は前記第１ポリシリコン膜１０９上に第２フォトレジスト膜を形成した後、図１のフローティングゲートマスク（図１の２９）で露光した後に現像して形成する。

　次いで、前記第２フォトレジストパターン１１５をエッチングマスクとして前記第１ポリシリコン膜１０９をエッチングして第１ポリシリコン膜パターン１０９ａを形成する。この時、図１のフローティングゲートマスク２９が配置された部分は第１ポリシリコン膜１０９がエッチングされる部分である。言い換えれば、図１に示したようにフローティングゲートマスク２９がメモリトランジスタ部分にのみ設置されており、第１ポリシリコン膜パターン又は後で形成される第２ポリシリコン膜パターンで構成されるワードライン１５の切れを防止する。結果的に、メモリトランジスタ部分から前記第１ポリシリコン膜パターン１０９ａは単位セル別に分離されてフローティングゲートとなる。

　図４Ａないし図４Ｃを参照すれば、前記第１ポリシリコン膜１０９のエッチング時、エッチングマスクとして使われた第２フォトレジストパターン１１５を除去する。次いで、前記第１ポリシリコン膜パターン１０９ａが形成された半導体基板１０１の全面に絶縁膜１１７を形成する。前記絶縁膜１１７はＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜を利用して形成する。

　図５Ａないし図５Ｃを参照すれば、前記絶縁膜１１７が形成された半導体基板１０１の全面に不純物がドーピングされた第２ポリシリコン膜１１９を形成する。次いで、前記第２ポリシリコン膜１１９をパターニングして図５Ｃのように第２ポリシリコン膜パターン１１９ａを形成する。前記第２ポリシリコン膜パターン１１９ａはメモリトランジスタ又は選択トランジスタのゲート役割を遂行する。

　以上のような従来のＥＥＰＲＯＭ素子は、図１に示したようにフローティングゲートマスクがワードラインの切れを防止するためにメモリトランジスタ部分にのみ設置されて図３Ａないし図３Ｃに図示したようにメモリトランジスタ部分側の第１ポリシリコン膜のみをエッチングする。

　しかし、従来のＥＥＰＲＯＭ素子は、図１のレイアウト図のようにフィールドイオン注入マスクとフローティングゲートマスクとがオーバーラップされて配置されている。したがって、製造工程を単純化するために前記図１のフィールドイオン注入マスクとオーバーラップされているフローティングゲートマスクとを一つのマスクとする必要性がある。

　本発明が解決しようとする技術的な課題は、製造工程が簡単なＥＥＰＲＯＭ素子を提供することである。
　また、本発明が解決しようとする他の技術的課題は、製造工程が簡単なＥＥＰＲＯＭ素子の製造方法を提供することである。

　前記技術的な課題を達成するための本発明のＥＥＰＲＯＭ素子は、半導体基板の第１部分にトンネル絶縁膜、第１導電膜パターン及び第２導電膜パターンが積層され、前記第２導電膜パターンの両側に各々配置された共通ソース領域及びフローティング接合領域で構成されたメモリトランジスタと、前記フローティング接合領域と連結され、前記半導体基板の第２部分にゲート絶縁膜、前記第１導電膜パターン及び第２導電膜パターンが積層され、前記フローティング接合領域に対向して前記第２導電膜パターンの一側に配置されたドレーン領域で構成された選択トランジスタと、を含む。

　特に、前記メモリトランジスタ部分の第１導電膜パターンはセル別に分離されてフローティングされており、前記第１導電膜パターン上に積層された絶縁膜及び第２導電膜パターンはセルと隣接セルとに連結され、前記選択トランジスタ部分の第１導電膜パターン及び第２導電膜パターンはエッチングされて金属プラグを利用して相互連結されている。

　前記第１導電膜パターン及び第２導電膜パターンは不純物がドーピングされたポリシリコン膜で構成しうる。前記金属プラグはタングステン膜で構成しうる。前記選択トランジスタ部分の第１導電膜パターン及び第２導電膜パターンは非アクティブ領域でエッチングされて金属プラグに連結されうる。

　前記他の技術的課題を達成するための本発明のＥＥＰＲＯＭ素子の製造方法は、アクティブ領域が限定された半導体基板上にトンネル絶縁膜及びゲート絶縁膜を形成した後、前記トンネル絶縁膜及びゲート絶縁膜が形成された半導体基板上に第１導電膜を形成することを含む。前記第１導電膜をパターニングしてメモリトランジスタ部分にはセル別に分離された第１導電膜パターンを形成し、選択トランジスタ部分にはワードライン方向に切れた第１導電膜パターンを形成する。前記第１導電膜パターン及び非アクティブ領域上に絶縁膜を形成した後、前記絶縁膜上に第２導電膜を形成する。前記第２導電膜をパターニングして前記選択トランジスタ部分にコンタクトホールを有する第２導電膜パターンを形成する。前記第２導電膜パターンをパターニングしてメモリトランジスタのセンスライン及び選択トランジスタのワードラインを形成した後、前記センスライン及びワードラインが形成された半導体基板上に前記第１導電膜パターンを露出する金属コンタクトホールを有する層間絶縁膜を形成する。前記金属コンタクトホールに金属プラグを形成して前記ワードライン方向に切れた第１導電膜パターンを第２導電膜パターン及び金属プラグに連結する。

　前記第１導電膜を形成した後、前記アクティブ領域外の非アクティブ領域にフィールドイオン注入を実施しうる。前記フィールドイオンを注入する時と第１導電膜パターンを形成する時とは、同じマスクを利用して遂行しうる。前記金属プラグはタングステンで形成しうる。前記コンタクトホール及び金属コンタクトホールは非アクティブ領域上に形成することが望ましい。

　本発明のＥＥＰＲＯＭ素子は単純化された製造工程を通じて製造することができ、金属プラグとしてワードラインを連結するために抵抗減少効果が得られる。

　本発明のＥＥＰＲＯＭ素子の製造方法は、フローティングゲートマスク（図１の２９）を設置せずにフローティングゲートマスクとして前記第１マスク３１７を用いることによって製造工程を簡単にできる。また、前記第１導電膜パターン及び第２導電膜パターンで構成されるワードラインの切れを防止するために前記金属コンタクトホールに金属プラグを設置する。結果的に、本発明のＥＥＰＲＯＭ素子のレイアウトは従来よりも一つのマスク工程を省略して製造工程を単純化でき、金属プラグとしてワードラインを連結するので、抵抗減少効果が得られる。

　以下、添付した図面に基づき、本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態に変形することができ、本発明の範囲が後述する実施例に限定されることではない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面で膜または領域のサイズまたは厚さは明細書の明確性のために誇張されたものである。また、ある膜が他の膜または基板の「上」にあると記載された場合、前記ある膜が前記他の膜上に直接存在しても、その間に第３の他の膜が介在されても良い。

　図６は、本発明によるＥＥＰＲＯＭ素子のセルの等価回路図である。
　具体的に、本発明によるＥＥＰＲＯＭ素子はワードラインＷ／Ｌが選択トランジスタ２０１のゲートと連結され、ビットラインＢ／Ｌは選択トランジスタ２０１のドレーンＤと連結される。前記選択トランジスタ２０１はフローティング接合領域３０９を通じてメモリトランジスタ２０３と連結される。結果的に、本発明のＥＥＰＲＯＭ素子は二つのトランジスタ、すなわち選択トランジスタ２０１とメモリトランジスタ２０３とで一つのセルを構成する。すなわち、共通ソース領域ＣＳ、フローティング接合領域３０９、フローティングゲート（図示せず）及びセンスラインＳ／Ｌよりなるメモリトランジスタと、フローティング接合領域３０９、ドレーン領域Ｄ及びワードラインＷ／Ｌよりなる選択トランジスタとで構成される。

　前記ＥＥＰＲＯＭ素子のセルの消去及びプログラム方式は次のようである。すなわち、セルの消去はセンスラインＳ／ＬとワードラインＷ／Ｌとに１３〜２０Ｖを印加し、ビットラインＢ／Ｌに０Ｖ、共通ソースＣＳにフローティングまたは０Ｖを印加すればフローティングゲート内に電子が注入されてメモリトランジスタ２０３のスレショルド電圧Ｖｔｈが約３〜７Ｖ高められる。また、セルのプログラムはセンスラインに０Ｖ、ビットライン及びワードラインに１３〜２０Ｖ、共通ソースをフローティング状態にすればフローティングゲート内の電子が放出されてメモリトランジスタのスレショルド電圧が４Ｖ〜０Ｖ低められる。

　図７は、本発明によるＥＥＰＲＯＭ素子の単位セルレイアウト図である。
　具体的に、本発明のＥＥＰＲＯＭ素子の単位セルは横方向に一定の幅を有しつつアクティブ領域３０１が配置されている。前記アクティブ領域３０１と垂直する縦方向にセンスライン３０３が位置し、前記センスライン３０３と横方向に一定の間隔に離れてワードライン３０５が配置される。

　前記センスライン３０３の左側のアクティブ領域３０１には共通ソース領域３０７が配置され、前記センスライン３０３とワードライン３０５との間及びトンネル領域３０８下部のアクティブ領域３０１にはフローティング接合領域３０９が配置される。特に、前記トンネル領域３０８下部にはＮ＋イオン注入領域３１１が形成される。前記ワードライン３０５の右側の領域にはドレーン領域３１３が配置され、前記ドレーン領域３１３内にはビットライン（図示せず）と連結されるビットラインコンタクトホール３１５が配置される。

　これにより、本発明のＥＥＰＲＯＭ素子のセルは図６に説明されたように共通ソース領域３０７（図６のＣＳ）、フローティング接合領域３０９、フローティングゲート（図示せず）及びセンスライン３０３（図６のＳ／Ｌ）よりなるメモリトランジスタ部分（図６の２０３）と、フローティング接合領域３０９、ドレーン領域３１３（図６のＤ）及びワードライン３０５（図６のＷ／Ｌ）よりなる選択トランジスタ部分（図６の２０１）とで構成される。後述するように前記フローティングゲートは第１導電膜パターンで構成され、前記センスライン、ワードラインは第１導電膜パターン、第２導電膜パターンで構成される。

　縦方向に前記アクティブ領域３０１と一定の間隔ほど離隔された非アクティブ領域に前記アクティブ領域３０１と並んで横方向にフィールドイオン注入及びフローティングゲート形成のための第１マスク３１７が配置される。前記第１マスク３１７は非アクティブ領域に形成され、前記第１マスク３１７部分はフィールドイオン注入が行われる部分である。

　ところが、本発明のＥＥＰＲＯＭ素子のセルのレイアウト図では従来のフローティングゲートマスク（図１の２９）を設置せず、前記第１マスク３１７でフィールドイオン注入マスクとフローティングゲートマスクとの役割を同時に行わせる。言い換えれば、フィールドイオン注入マスクとフローティングゲートマスクとを一つのマスクとする。前記第１マスク３１７部分はフローティングゲート又はワードラインとして作用する第１導電膜がエッチングされる部分である。これによって、前記メモリトランジスタ部分の第１マスク３１７部分はフローティングゲート用第１導電膜がエッチングされてセル別にフローティングゲートが区分され、選択トランジスタ部分の第１マスク３１７部分はワードラインとして使われる第１導電膜パターンが切れるようになる。

　また、前記第１マスク３１７によって切れた第１導電膜パターンを電気的に連結するために前記選択トランジスタ部分の非アクティブ領域には第２マスク３１９及び金属コンタクトホール３２１が設置されている。

　後述するように前記第２マスク３１９部分はセンスラインやワードラインとして作用する第２導電膜がエッチングされる部分であり、前記金属コンタクトホール３２１は金属プラグが充填される部分である。したがって、前記第１マスク３１７によって切れた第１導電膜パターンを金属プラグ及び第２導電膜パターンを通じて電気的に連結する。結果的に、ワードラインとして作用する第１導電膜パターン及び第２導電膜パターンを金属プラグを通じて連結する。前記第２マスク３１９及び金属コンタクトホール３２１を形成するためのマスクは製造過程中に既に使われるマスクとして別途に準備しなくても良いマスクである。

　図８ないし図１３は、図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面である。図８Ａないし図１３Ａは図７のＹ１−Ｙ１′方向に沿って延長して示した断面図であり、図８Ｂないし図１３Ｂは図７のＹ２−Ｙ２′方向に沿って延長して示した断面図であり、図８Ｃないし図１３Ｃは図７のＸ１−Ｘ１′方向に沿って延長して示した断面図であり、図１１Ｄないし図１３Ｄは図７のＸ２−Ｘ２′方向に沿って延長して示した断面図である。

　図８Ａないし図８Ｃを参照すれば、非アクティブ領域４０３（フィールド絶縁膜）が形成された半導体基板４０１上にゲート絶縁膜４０５及びトンネル絶縁膜４０７を形成する。前記ゲート絶縁膜４０５及びトンネル絶縁膜４０７上に第１導電膜４０９を形成する。前記第１導電膜４０９は不純物がドーピングされたポリシリコン膜によりなる。

　次に、前記第１導電膜４０９上にフォトレジストパターン４１１を形成する。前記フォトレジストパターン４１１は前記第１導電膜４０９上に第１フォトレジスト膜を形成した後、第１マスク（図７の３１７）を利用して露光した後に現像して形成する。図７の第１マスク（図７の３１７）が形成された部分はフォトレジストパターン４１１が形成されない部分である。

　次いで、前記フォトレジストパターン４１１が形成された半導体基板４０１上にフィールドイオン注入４１３を実施する。前記フィールドイオン注入４１３によって図７の第１マスク（図７の３１７）が形成された部分に不純物、例えばボロンが注入される。

　図９Ａないし図９Ｃを参照すれば、前記フォトレジストパターン４１１をエッチングマスクとして前記第１導電膜４０９をエッチングして第１導電膜パターン４０９ａを形成する。図７の第１マスク３１７が配置された部分は第１導電膜４０９がエッチングされる部分である。これのような工程を通じて前記第１導電膜パターン４０９ａが単位セル別に分離されてフローティングされる。これによって、メモリトランジスタ側では第１導電膜パターン４０９ａにフローティングゲートが形成される。

　ところが、図９Ｂの参照番号４１６と示したように選択トランジスタ側ではワードラインとして使われる第１導電膜パターン４０９ａが切れる現象が発生する。これは図７のレイアウト図のように本発明のＥＥＰＲＯＭ素子は従来のフィールドイオン注入マスクとフローティングゲートマスクとを一つの第１マスク３１７に代替したためである。

　図１０Ａないし図１０Ｃを参照すれば、前記第１導電膜４０９のエッチング時、エッチングマスクとして使われたフォトレジストパターン４１１を除去する。次いで、前記第１導電膜パターン４０９ａ及び非アクティブ領域４０３が形成された半導体基板４０１の全面に絶縁膜４１７を形成する。前記絶縁膜４１７はＯＮＯ膜を利用して形成する。

　図１１Ａないし図１１Ｄを参照すれば、前記絶縁膜４１７が形成された半導体基板４０１の全面に第２導電膜４１９を形成する。前記第２導電膜４１９は不純物がドーピングされたポリシリコン膜よりなる。次いで、前記第２導電膜４１９をパターニングして図１１Ｂ及び１１Ｄのようにコンタクトホール４２１を有する第２導電膜パターン４１９ａを形成する。前記コンタクトホール４２１は図７の参照番号３１９で表示された第２マスクによってエッチングされた部分である。

　図１２Ａないし図１２Ｄを参照すれば、コンタクトホール４２１を有する第２導電膜パターン４１９ａが形成された半導体基板４０１の全面に層間絶縁膜４２３を形成する。次いで、第２導電膜パターン４１９ａをさらにパターニングして図１２Ｃ及び図１２Ｄのようにメモリトランジスタの調節ゲート（センスライン）又は選択トランジスタのワードラインの役割を果たす第２導電膜パターン４１９ｂを形成する。次に、前記第２層間絶縁膜４２３をエッチングして金属コンタクトホール４２４を形成する。前記金属コンタクトホール４２４は図７の３２１で表示された部分である。

　図１３Ａないし図１３Ｄを参照すれば、金属コンタクトホール４２４が形成された半導体基板４０１の全面に金属膜、例えばタングステン膜を形成した後に平坦化して金属プラグ４２５を形成する。前記金属プラグ４２５は図７の金属コンタクトホール３２１に当たる部分に形成される。前記金属プラグ４２５は図１３Ｂに示されたように第１マスク３１７によって切れた第１導電膜パターン４０９ａを第２導電膜パターン４１９ａと連結する役割を果たす。

　結果的に、図１３Ａに示したようにメモリトランジスタ部分の前記第１導電膜パターン４０９ａ上に積層された絶縁膜４１７及び第２導電膜パターン４１９ａはセルと隣接セルとに連結され、図１３Ｂに示したように前記選択トランジスタ部分の第１導電膜パターン４０９ａ及び第２導電膜パターン４１９ａは非アクティブ領域４０３上でエッチングされて金属プラグ４２５を利用して相互連結される。

従来技術によるＥＥＰＲＯＭ素子の単位セルのレイアウトである。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＸ−Ｘ′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＸ−Ｘ′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＸ−Ｘ′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図１のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図１のＸ−Ｘ′方向に沿って延長して示した断面図である。本発明によるＥＥＰＲＯＭ素子のセルの等価回路図である。本発明によるＥＥＰＲＯＭ素子の単位セルのレイアウト図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ２−Ｘ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ２−Ｘ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ１−Ｙ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＹ２−Ｙ２′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ１−Ｘ１′方向に沿って延長して示した断面図である。図７のＥＥＰＲＯＭ素子の製造方法を説明するために示した図面であって、図７のＸ２−Ｘ２′方向に沿って延長して示した断面図である。

符号の説明

　３０１　アクティブ領域
　３０３　センスライン
　３０５　ワードライン
　３０７　共通ソース領域
　３０８　トンネル領域
　３０９　フローティング接合領域
　３１１　Ｎ＋イオン注入領域
　３１３　ドレーン領域
　３１５　ビットラインコンタクトホール
　３１７　第一マスク
　３１９　第二マスク
　３２１　金属コンタクトホール

Claims

　半導体基板の第１部分にトンネル絶縁膜、第１導電膜パターン及び第２導電膜パターンが積層され、前記第２導電膜パターンの両側に各々配置された共通ソース領域及びフローティング接合領域で構成されたメモリトランジスタと、
　前記フローティング接合領域と連結され、前記半導体基板の第２部分にゲート絶縁膜、前記第１導電膜パターン及び第２導電膜パターンが積層され、前記フローティング接合領域に対向して前記第２導電膜パターンの一側に配置されたドレーン領域で構成された選択トランジスタと、を含むＥＥＰＲＯＭ素子において、
　前記メモリトランジスタ部分の第１導電膜パターンはセル別に分離されてフローティングされており、前記第１導電膜パターン上に積層された絶縁膜及び第２導電膜パターンはセルと隣接セルとに連結され、前記選択トランジスタ部分の第１導電膜パターン及び第２導電膜パターンはエッチングされて金属プラグによって相互連結されていることを特徴とするＥＥＰＲＯＭ素子。
　前記第１導電膜パターン及び第２導電膜パターンは不純物がドーピングされたポリシリコン膜で構成されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
　前記金属プラグはタングステン膜で構成されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
　前記選択トランジスタ部分の第１導電膜パターン及び第２導電膜パターンは非アクティブ領域でエッチングされて金属プラグに連結されていることを特徴とする請求項１に記載のＥＥＰＲＯＭ素子。
　アクティブ領域が限定された半導体基板上にトンネル絶縁膜及びゲート絶縁膜を形成する段階と、
　前記トンネル絶縁膜及びゲート絶縁膜が形成された半導体基板上に第１導電膜を形成する段階と、
　前記第１導電膜をパターニングしてメモリトランジスタ部分にはセル別に分離された第１導電膜パターンを形成し、選択トランジスタ部分にはワードライン方向に切れた第１導電膜パターンを形成する段階と、
　前記第１導電膜パターン及び非アクティブ領域上に絶縁膜を形成する段階と、
　前記絶縁膜上に第２導電膜を形成する段階と、
　前記第２導電膜をパターニングして前記選択トランジスタ部分にコンタクトホールを有する第２導電膜パターンを形成する段階と、
　前記第２導電膜パターンをパターニングしてメモリトランジスタのセンスライン及び選択トランジスタのワードラインを形成する段階と、
　前記センスライン及びワードラインが形成された半導体基板上に前記第１導電膜パターンを露出する金属コンタクトホールを有する層間絶縁膜を形成する段階と、
　前記金属コンタクトホールに金属プラグを形成して前記ワードライン方向に切れた第１導電膜パターンを第２導電膜パターン及び金属プラグに連結する段階と、
を含んでなることを特徴とするＥＥＰＲＯＭ素子の製造方法。
　前記第１導電膜を形成した後、前記アクティブ領域外の非アクティブ領域にフィールドイオン注入を実施する段階をさらに含んでなることを特徴とする請求項５に記載のＥＥＰＲＯＭ素子の製造方法。
　前記フィールドイオンを注入する時及び第１導電膜パターンを形成する時に、同じマスクを利用して遂行することを特徴とする請求項６に記載のＥＥＰＲＯＭ素子の製造方法。
　前記金属プラグはタングステンよりなることを特徴とする請求項５に記載のＥＥＰＲＯＭ素子の製造方法。
　前記コンタクトホール及び金属コンタクトホールは非アクティブ領域上に形成することを特徴とする請求項５に記載のＥＥＰＲＯＭ素子の製造方法。