KR19980069486A - 소자분리 특성이 강화된 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents
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Abstract
본 발명은 소자 절연 특성이 강화된 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 본 발명에 따라 선택 트랜지스터 영역의 층간절연막을 선택적으로 제거할 때 비트라인 콘택 주위의 층간절연막도 제거하여 채널스톱층 형성용 이온주입을 수행한다. 따라서, 소자들의 게이트들을 정의하기 위한 셀프얼라인공정 중 필드산화막의 손실로 인한 소자절연특성의 약화를 보상할 수 있다.
Description
본 발명의 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 소자분리 특성이 강화된 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.
일반적으로, 반도체 장치에 있어서, 동일 반도체 기판상에서 제조된 소자들은 전기적으로 분리되고, 분리된 소자들은 특정한 전기적 경로를 통하여 상호 접속되어 소망하는 회로 배열을 이룬다. 따라서, 소자들을 전기적으로 분리시키기 위한 절연(isolation)기술은 반도체 장치를 제조하는데 있어 중요한 요소가 된다. 반도체 장치를 제조하기 위한 다양한 절연기술들이 적용되며, 반도체 장치의 소자들의 종류에 따라 그 적용되는 절연기술이 다르다. 잘 알려진 바와 같이, 일반적인 모오스 트랜지스터의 소자 절연기술은 애펠과 쿠이에 의해 개발된 국부산화공정 또는 그 변형된 국부산화공정이 이용된다. 기판 표면을 선택적으로 산화시키는 상기 국부산화공정을 통하여 소정 두께의 필드산화막이 제공된다. 그 필드산화막에 의해 모오스 트랜지스터들의 사이에 발생되는 기생 채널들 또는 기생 커패시턴스의 발생을 억제하여 소자들의 동작속도를 향상시킬 수 있다. 또한, 상기 필드산화막 하부에 도핑된 이온들(이하에서는 채널스톱층이라 칭함)을 개재하여 소자들의 절연특성을 강화할 수 있다. 도 1은 종래 기술에 따른 불휘발성 반도체 메모리 장치의 셀 레이아웃을 보인다. 도 1을 참조하면, 필드산화막들 4에 의해 분리된 활성영역들 수직하방으로 신장된다. 상단의 활성영역은 서로 접속되고, 콘택 2를 통하여 비트라인과 접속된다. 따라서, 두개의 활성영역이 하나의 비트라인과 접속된 공유 비트라인 구조를 이룬다. 하단의 활성영역은 서로 접속되어 공통 소오스 라인 CSL을 이룬다. 활성영역 상부에는 스트링 선택 라인 SSL1, SSL2와, 워드라인들 WL1…WL8, 그라운드 선택 라인 GSL이 수평방향으로 신장되도록 배열된다. 상기 활성영역과 상기 선택라인들이 교차되는 부위에 선택 트랜지스터 ST1, ST2가 위치된다. 상기 활성영역과 상기 워드라인들이 교차되는 부위에는 메모리 트랜지스터들 M1…M8이 위치된다.
필드산화막 상부에 표시된 인용부호 6a 그리고, 6b는 종래 기술의 불휘발성 반도체 메모리 장치의 제조방법 중 선택 트랜지스터 영역들내의 층간절연막이 제거되는 부위를 나타낸다. 그 제거된 부위를 통하여 두개의 도전층은 하나의 게이트구조를 가진다. 하지만, 층간절연막이 선택적으로 제거된 후에 진행되는 셀프얼라인 공정에 의해 필드산화막 상의 일부가 손실된다. 일부가 손실되어 두께가 얇아진 필드산화막은 전술한 바와 같은 절연특성이 약화된다. 더우기, 반도체 메모리 장치가 고집적화되어 본래의 필드산화막의 두께가 얇아질 경우 상기한 필드산화막의 손실은 반도체 메모리 장치의 절연특성에 큰 영향을 미친다. 따라서, 공정 중에 발생되는 필드산화막의 손실에 기인하여 약화되는 소자 절연특성을 보상하여야 할 필요가 있다.
본 발명의 목적은 소자 절연특성을 강화하기 위한 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 불휘발성 반도체 메모리 장치의 셀 레이아웃 중 층간절연막의 제거 범위를 보인 도면.
도 2는 본 발명에 따른 불휘발성 반도체 메모리 장치의 셀 레이아웃 중 층간절연막의 제거 범위를 보인 도면.
도 3 내지 도 7은 본 발명에 따른 제조방법을 순차적으로 보인 도면들로서, 좌측의 도면들은 상기 도 2의 Ⅰ∼Ⅰ'방향으로 취한 절단면들이고, 우측의 도면들은 상기 도 2의 Ⅱ∼Ⅱ'방향으로 취한 절단면들.
본 발명에 따르면, 제 1게이트 산화막상에 플로팅게이트, 다층 층간절연막 및 콘트롤게이트로된 스택 게이트를 가지는 제 1소자영역과, 제 2게이트 산화막상에 선택 게이트를 가지는 제 2소자영역을 동일한 반도체 기판상에 형성하는 반도체 장치의 제조방법에 있어서, 상기 반도체 기판상에 상기 소자영역들을 한정하기 위하여, 복수개의 필드산화막들을 형성하는 과정과; 상기 제 1및 제 2소자영역의 상기 반도체 기판상에 각각 상기 제 1 및 제 2게이트산화막들을 형성하는 과정과; 상기 제 1 및 제 2게이트산화막들 상부 및 상기 필드산화막들 상부에 제 1도전층을 형성하고, 상기 제 1소자영역들을 한정하는 필드산화막들 상부의 상기 제 1도전층을 선택적으로 제거하고, 노출된 상기 필드산화막들 하부에 제 1채널스톱층을 형성하는 과정과; 결과물 전면에 상기 다층 층간절연막을 형성하고, 상기 제 2소자영역들을 한정하는 상기 필드산화막들 상부 및 상기 제 1도전층 상부에 형성된 상기 다층 층간절연막을 제거하고, 노출된 상기 제 1도전층 표면을 통하여 이온을 주입하여 상기 필드산화막 하부에 제 2채널스톱층을 형성하는 과정과; 상기 다층 층간절연막 상부와, 일부 노출된 상기 제 1도전층 상부 및 필드산화막들 상부에 제 2도전층을 형성하여, 상기 제 2소자영역에 상기 노출된 제 1도전층의 일부면을 통해 단일 전기적 경로를 형성시키는 과정과; 상기 제 2도전층, 다층 층간절연막, 제 1도전층을 연속적으로 셀프얼라인 식각하여 상기 스택 게이트 및 선택 게이트를 동시에 형성하는 과정을 포함한다.
이하에서는 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조방법의 일실시예가 도면들과 함께 상세히 설명될 것이다. 본 발명의 철저한 이해를 돕기 위하여 그 도면들내에는 불휘발성 반도체 메모리 장치내의 메모리 셀의 다양한 수직 절단면들이 도식적으로 제공된다. 그리고, 도면들내에서는 다양한 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정 사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다.
이하에서는 본 발명의 일실시예가 도면과 함께 구체적으로 설명될 것이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀 레이아웃을 보인 도면이다. 도 2을 참조하면, 필드산화막 4에 의해 활성영역들은 수직하방으로 각각 분리되어 배열된다. 이때, 활성영역은 소오스 또는 드레인 확산영역들이 형성될것이다. 도 2를 보면, 하단의 활성영역들은 서로 접속되어 공통 소오스 라인 CSL을 이루고, 상단의 활성영역들은 서로 접속되며, 콘택 2를 통하여 비트라인과 접속된다. 두개의 활성영역이 하나의 비트라인(도시되지 않음)과 접속되는 이러한 구조를 공유 비트라인 구조라 칭한다. 각각의 활성영역들 상부에는 상기 필드산화막들에 의해 분리되고 수평방향으로 신장된 다수개의 라인들, 즉, 스트링 선택 라인 SSL1, SSL2, 복수개의 워드라인들 WL1∼WL8, 그리고 그라운드 선택 라인 GSL을 가진다. 각각의 라인들은 층간절연막을 개재하는 두개의 도전체층 예를 들면, 불순물이 도핑된 제 1, 2폴리실리콘층으로 구성된다. 패턴닝된 도전체층에 의해 활성영역들상에는 각각의 소자들의 게이트들이 정의된다. 즉, 선택 트랜지스터 ST1의 드레인은 비트라인 콘택 2와 접속되고 소오스는 다른 선택 트랜지스터 ST2의 드레인과 접속된다. 선택 트랜지스터들 ST1, ST2는 증가형 또는 공핍형 채널 중 하나를 선택적으로 가지며, 메모리 트랜지스터들을 선택하는 역할을 한다. 선택 트랜지스터 ST3의 소오스는 공통 소오스 라인 CSL에 접속된다. 선택 트랜지스터 ST3의 드레인과 선택 트랜지스터 ST2의 소오스 사이에는 8개 또는 16개 또는 32개 이상의 메모리 트랜지스터들 M1∼M8이 직렬 접속된다. 상기 메모리 트랜지스터 또는 메모리 셀은 소오스와 드레인영역에 의해 정의된 채널영역 상에 터널산화막을 개재하는 플로팅게이트와, 복합막으로 이루어진 층간절연막을 통하여 상기 플로팅게이트와 독립적으로 절연된 콘트롤게이트를 가진다. 상기 선택트랜지스터는 상기 메모리 셀과 유사한 게이트 구조를 가진다. 즉, 선택트랜지스터의 게이트구조는 데이터를 저장하기 위한 상기 플로팅게이트를 필요로 하지 않고 전기적으로 하나의 층으로 형성된 게이트구조를 가진다.
도 2에 보인 불휘발성 반도체 메모리 장치의 레이아웃을 구현하기 위한 본 발명의 일실시예에 따른 제조방법을 도 3 내지 도 7을 참조하여 설명한다. 한편, 제공된 각각의 도면들 중 좌측의 도면들은 도 2의 선택 트랜지스터의 게이트 방향인 Ⅰ∼Ⅰ'방향으로 취한 절단면들이고, 우측의 도면들은 상기 도 2의 워드라인 방향 Ⅱ∼Ⅱ'방향으로 취한 절단면들이다. 설명의 편의를 위하여, 좌측의 도면들을 선택 트랜지스터 영역, 우측의 도면들을 메모리 트랜지스터 영역이라 칭한다. 먼저, 도 3을 참조하여 본 발명에 따른 제조방법을 설명한다. 잘 알려진 국부산화공정을 통하여, 반도체 기판 1의 주 표면상에 각각의 활성영역들을 정의하기 위한 필드산화막들 4를 형성한다. 필드산화막 4를 형성함에 있어, 그 필드산화막 4 하부에 채널스톱층을 미리 형성시킬 수 있다. 선택 트랜지스터 영역의 기판 1 표면의 활성영역에는 게이트 산화막 10이 열산화에 의해 약 200Å 두께로 성장되고, 메모리 선택 트랜지스터 영역에는 터널 산화막 12가 열산화에 의해 약 90Å두께로 성장되어 형성된다. 도 5를 참조하면, 각각의 게이트산화막 10과 터널산화막 12와, 그리고, 필드산화막들 4상에 제 1도전체 16 예를 들면, 불순물이 도포된 폴리실리콘층이 화학기상법에 의해 약 1000Å두께로 증착된다. 메모리 트랜지스터 영역에 해당되는 제 1도전체 16상에는 포토레지스트 패턴 18이 형성되고 노출된 제 1도전체 16은 제거된다. 도 1에 보인 바와 같이, 제 1도전체 16은 인용부호 8의 패턴으로 제거되어 필드산화막 12의 일 표면이 노출된다. 노출된 필드산화막 12를 관통하는 이온주입이 수행되어 그 필드산화막 12의 하부에는 채널스톱층 14가 형성된다. 채널스톱층 14는 소자들의 확산영역을 분리시키며 필드산화막 하부에 형성되는 기생 채널들을 억제시키는 역할을 한다. 도 6을 참조하면, 포토레지스트 패턴 18은 제거된다. 결과물 전면에 복합막으로 구성된 층간절연막 22가 형성된다. 층간절연막 22는 약 50Å의 산화막, 약 120Å의 질화막 그리고 약 50Å의 산화막으로 구성된 복합막이다. 도 7을 참조하면, 선택 트랜지스터 영역에 해당되는 층간절연막 22 상부에 포토레지스트 패턴 24가 형성된다. 패턴 24에 의해 노출된 층간절연막 22가 제거된다. 도 2를 보면, 인용부호 6a는 제거된 층간절연막 22를 나타낸다. 콘택 2 주위로 까지 층간절연막 22가 제거된다. 패턴 6a처럼 층간절연막 22가 제거되고 노출된 제 1도전체 16 일 표면을 향하여 이온주입(26)이 수행된다. 높은 에너지를 가지는 불순물들은 제 1도전체 16 그리고, 필드산화막 4를 관통하며, 콘택 2 주위의 필드산화막 4 하부에 채널 스톱층 30을 형성한다. 채널 스톱층 30은 반도체 기판 1의 농도 보다 높은 농도를 가진다. 이때, 메모리 트랜지스터 영역은 포토레지스트 24에 의해 이온주입(26)이 차단된다. 도 7을 참조하면, 포토레지스트 패턴 24가 제거되고, 연속적으로 제 2도전체 예를 들면, 약 1000Å두께의 폴리실리콘층 32와 약 1000Å두께의 실리사이드층 34가 통상의 기상법으로 증착된다. 층간절연막 22가 선택적으로 제거된 부위를 통하여 제 1도전체 16과 제 2도전체 32(34)는 서로 전기적으로 접촉되어 전기적으로 하나의 게이트구조를 가진다. 도면에 도시되지 않았지만, 포토리소그래피 공정을 통하여 게이트로 정의될 부위 이외의 영역을 순차적으로 제거한다. 따라서, 제 2도전체 32(34), 층간절연막 22, 그리고, 제 1도전체 16은 선택적으로 제거되어 선택 게이트 및 메모리 트랜지스터 게이트 (스택 게이트)가 정의된다. 이때, 선택 트랜지스터 영역에 층간절연막 22가 선택적으로 제거된 부위의 필드산화막 22의 일부 표면이 제거되지만, 본 발명에 따라 형성된 채널스톱층 30에 의해 소자 절연특성이 유지된다. 또한, 층간절연막 22 형성 후 이온주입 (26)이 수행되므로 도핑된 불순물들의 확산에 의한 선택 트랜지스터의 문턱전압은 상승되지 않는다. 전술한 바와 같이, 반도체 메모리 장치의 각각의 게이트들이 정의된 후 그 게이트들을 이용한 셀프얼라인 이온주입으로 인해 소오스-드레인이 형성된다. 그리고, 연속적으로 약 1000Å 두께의 HTO막과 약 6000Å두께의 BPSG막이 침적된다. 다음, 노에서 상기 BPSG막이 리플로우되어 평탄화되고 포토리소그래피 공정으로 인해 콘택 2가 형성된다. 그 다음, 약 300Å두께의 금속(Ti)과 약 400Å 금속(TiN)이 침적되고 노에서 열처리된 후 약 6000Å의 금속(Al)이 침적되고 다시 약 250Å두께의 금속(TiN)이 침적된다. 통상의 포토리소그래피 공정으로 배선라인이 정의되어 본 발명에 따른 불휘발성 반도체 메모리 장치가 완성된다.
상기한 바와 같은 본 발명에 따른 불휘발성 반도체 메모리 장치의 제조방법을 적용하면, 선택 트랜지스터 영역에 해당되는 필드산화막 하부에도 채널스톱층이 형성되므로서, 셀프얼라인 식각 공정 중 발생되는 필드산화막 손실로 인한 소자절연특성 약화를 보상할 수 있다.
개시된 본 발명의 일실시예에서는 불휘발성 반도체 메모리 장치 즉, 플래시 이이피롬(EEPROM)을 한정하여 설명하였지만, 이 기술 분야에서 알려진 유사한 구조를 채용하는 다른 형태의 반도체 메모리 장치들에도 적용할 수 있음에 유의하여야 한다. 더우기, 본 발명은 본 발명을 수행하기 위하여 고려된 최적의 방법으로서 본 명세서에 설명된 특정한 실시예에 한정되지 않으며, 후술하는 특허청구의 범위 뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (3)
- 제 1게이트 산화막상에 플로팅게이트, 다층 층간절연막 및 콘트롤게이트로된 스택 게이트를 가지는 제 1소자영역과; 제 2게이트 산화막상에 선택 게이트를 가지는 제 2소자영역을 동일한 반도체 기판상에 형성하는 반도체 장치의 제조방법에 있어서:상기 반도체 기판상에 상기 소자영역들을 한정하기 위하여, 복수개의 필드산화막들을 형성하는 과정과,상기 제 1및 제 2소자영역의 상기 반도체 기판상에 각각 상기 제 1 및 제 2게이트산화막들을 형성하는 과정과,상기 제 1 및 제 2게이트산화막들 상부 및 상기 필드산화막들 상부에 제 1도전층을 형성하고, 상기 제 1소자영역들을 한정하는 필드산화막들 상부의 상기 제 1도전층을 선택적으로 제거하고, 노출된 상기 필드산화막들 하부에 제 1채널스톱층을 형성하는 과정과,결과물 전면에 상기 다층 층간절연막을 형성하고, 상기 제 2소자영역들에 해당되는 상기 제 1도전층 상부에 형성된 상기 다층 층간절연막을 선택적으로 제거하고, 노출된 상기 제 1도전층 표면을 통하여 이온을 주입하여 상기 필드산화막 하부에 제 2채널스톱층을 형성하는 과정과,상기 다층 층간절연막 상부와, 일부 노출된 상기 제 1도전층 상부 및 필드산화막들 상부에 제 2도전층을 형성하여, 상기 제 2소자영역에 상기 노출된 제 1도전층의 일부면을 통해 단일 전기적 경로를 형성시키는 과정과,상기 제 2도전층, 다층 층간절연막, 제 1도전층을 연속적으로 셀프얼라인 식각하여 상기 스택 게이트 및 선택 게이트를 동시에 형성하는 과정을 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서; 상기 층간절연막이 제거되는 부위는 상기 선택 트랜지스터 영역과 비트라인 콘택 주위의 영역을 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서;상기 다층 층간절연막은 산화막/질화막/산화막의 복합막으로 이루어짐을 특징으로 하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970006557A KR19980069486A (ko) | 1997-02-28 | 1997-02-28 | 소자분리 특성이 강화된 불휘발성 반도체 메모리 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980069486A true KR19980069486A (ko) | 1998-10-26 |
Family
ID=65985049
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Country Status (1)
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|---|---|
| KR (1) | KR19980069486A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475092B1 (ko) * | 2002-09-10 | 2005-03-10 | 삼성전자주식회사 | 제조 공정이 간단한 이이피롬(ｅｅｐｒｏｍ) 소자 및 그제조 방법 |
-
1997
- 1997-02-28 KR KR1019970006557A patent/KR19980069486A/ko not_active Application Discontinuation
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