KR20010056889A - 반도체 메모리 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리 제조방법에 관한 것으로, 종래 반도체 메모리 제조방법은 커패시터 형성을 위해 커패시터 플러그를 노출시키는 과정에서 두꺼운 절연막에 홀 패턴을 형성함으로써, 그 식각공정 마진의 확보가 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소자형성영역에 셀트랜지스터 및 그 셀트랜지스터의 공통소스와 드레인 각각에 접속되는 비트라인 플러그와 커패시터 플러그를 제조하는 단계와; 상기 구조의 상부전면에 제1절연막을 증착하고, 그 제1절연막에 콘택홀을 형성하여 상기 비트라인 플러그의 일부를 노출시킨 후, 금속공정을 통해 상기 비트라인 플러그에 접속되며, 상기 소자형성영역과 평행한 비트라인을 형성하는 단계와; 상기 구조의 상부에 제2절연막을 증착하고, 제2절연막을 상기 커패시터 플러그를 노출시키며, 상기 소자형성영역과 수직인 방향으로 긴, 라인 형태의 패턴으로 패터닝하는 단계와; 상기 제2절연막의 식각영역에 제2다결정실리콘 패턴을 채우고, 그 제2다결정실리콘 패턴을 패터닝하여 상기 커패시터 플러그에 접속되는 커패시터 노드를 형성하는 단계와; 상기 제2다결정실리콘이 식각된 영역에 절연막을 채우고, 상기 커패시터 노드에 접속되는 커패시터를 형성하는 단계로 구성되어 커패시터 플러그를 노출시키는 식각공정의 마진을 확보하는 효과가 있다.

Description

반도체 메모리 제조방법{MANUFACTURING METHOD FOR SEMICONDUCTOR MEMORY}

본 발명은 반도체 메모리 제조방법에 관한 것으로, 특히 커패시터의 하부전극 콘택을 홀 패턴이 아닌 라인 패턴으로 형성하여 공정을 용이하게 하며, 공정마진을 향상시킬 수 있는 반도체 메모리 제조방법에 관한 것이다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순 평면도로서, 이에 도시한 바와 같이 기판의 일부에 필드산화막(2)을 형성하여, 소자형성영역(1)을 정의한 후, 그 소자형성영역(1)의 상부측에서 그 소자형성영역(1)과는 수직으로 교차하는 워드라인인 복수의 게이트(3)를 형성하고, 상기 게이트(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 셀트랜지스터의 드레인과 공통소스를 형성한 후, 상기 게이트(3)의 절연막측벽을 형성한 다음, 그 구조의 상부전면에 다결정실리콘 증착, 평탄화 및 사진식각공정을 통한 패터닝으로 상기 셀트랜지스터의 드레인과 공통 소스 각각에 접속되는 커패시터 플러그(4)와 비트라인 플러그(5)를 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(5)의 상부일부를 노출시킨 후, 금속공정으로 상기 비트라인 플러그(5)에 접속됨과 아울러 상기 필드산화막(2)의 상부측 절연막상에서 상기 소자형성영역과 평행한 비트라인(6)을 형성하는 단계(도1b)와; 상기 구조의 상부전면에 절연막을 증착하고, 상기 그 절연막과 비트라인(6) 하부측의 절연막에 콘택홀을 형성하여 상기 형성한 셀트랜지스터의 드레인에 접속되는 커패시터 플러그(4)의 상부를 노출시키고, 그 커패시터 플러그(4)에 접속되는 커패시터(7)를 형성하는 단계(도1c)로 구성된다.

이하, 상기와 같은 종래 반도체 메모리 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판의 일부영역에 트랜치를 형성하고, 그 트랜치가 형성된 기판의 상부에 산화막을 증착하고, 평탄화하는 과정을 통해 필드산화막(2)을 형성하여, 소자가 형성되는 기판영역인 소자형성영역(ACTIVE, 1)을 정의한다.

그 다음, 상기 구조의 상부전면에 게이트산화막, 다결정실리콘, 실리사이드, 절연막을 순차적으로 증착하고, 사진식각공정으로 상기 적층된 막을 패터닝하여 상기 소자형성영역(1)의 상부측에서 그 소자형성영역(1)과는 수직으로 교차하는 복수의 게이트(3)를 형성한다.

그 다음, 상기 게이트(3)를 이온주입마스크로 사용하는 이온주입공정으로 상기 게이트(3) 측면의 소자형성영역에 불순물 이온을 이온주입하여 드레인 및 공통 소스를 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 건식식각하여 상기 게이트(3)의 측면에 측벽을 형성하여, 셀트랜지스터를 제조한다.

그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 증착된 다결정실리콘을 상기 게이트(3)의 상부인 절연막이 노출될 때까지 평탄화하여 상기 게이트사이의 골을 따라 위치하는 다결정실리콘 패턴을 형성한다.

그 다음, 사진식각공정을 통해 상기 잔존하는 다결정실리콘 패턴을 패터닝하여 상기 셀트랜지스터의 드레인상에만 위치하는 커패시터 플러그(4)를 형성함과 아울러 상기 셀트랜지스터의 공통소스에 접속됨과 아울러 필드산화막(2)측으로 연장되어 위치하는 비트라인 플러그(5)를 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막의 상부에 포토레지스트를 도포한 후, 노광 및 현상하여 상기 비트라인 플러그(5)중 필드산화막(2)의 상부측에 위치하는 영역만을 선택적으로 노출시키는 콘택홀을 형성한다.

그 다음, 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 사진식각공정으로 패터닝하여 상기 콘택홀을 통해 노출된 비트라인 플러그(5)에 접속됨과 아울러, 상기 소자형성영역(1)과는 평행하며, 그 소자형성영역(1) 측면의 필드산화막(2) 상부측에 위치하는 비트라인(6)을 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 절연막인 평탄화막을 증착하고, 그 상부에 식각저지막인 질화막을 증착한 다음, 사진식각공정을 통해 콘택홀을 형성하여 상기 셀트랜지스터의 드레인에 접속되는 커패시터 플러그(4)를 노출시킨다.

그 다음, 다결정실리콘의 증착 및 패터닝공정으로, 상기 커패시터 플러그(4)에 접속되며, 상부면이 넓은 커패시터 하부전극을 형성하고, 그 커패시터 하부전극의 상부전면에 유전막을 증착한 다음, 상기 질화막과 유전막의 상부전면에 다결정실리콘을 증착하여 커패시터의 상부전극을 형성함으로써, 커패시터를 제조하게 된다.

그러나, 상기와 같은 종래 반도체 메모리 제조방법은 커패시터 형성을 위해 커패시터 플러그를 노출시키는 과정에서 두꺼운 절연막에 홀 패턴을 형성함으로써, 그 식각공정 마진의 확보가 용이하지 않으며, 마스크의 오정렬에 의해 커패시터 하부전극과의 접촉면적이 줄어들어 접촉저항이 증가하여 반도체 메모리의 특성이 열화되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 커패시터 플러그를 노출시키는 식각공정의 공정마진을 확보하고, 마스크의 오정렬에 의한 피해를 최소화할 수 있는 반도체 메모리 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1c는 종래 반도체 메모리의 제조공정 수순 평면도.

도2a 내지 도2d는 본 발명 반도체 메모리의 제조공정 수순 평면도.

도3a 내지 도3d는 도2d에 있어서, A-A'방향의 단면을 보인 제조공정 수순 단면도.

도4a 내지 도4d는 도2d에 있어서, B-B'방향의 단면을 보인 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:소자형성영역 2:필드산화막

3:게이트 4:커패시터 플러그

5:비트라인 플러그 6:비트라인

7:커패시터 8:절연막

9:커패시터 노드(다결정실리콘)

상기와 같은 목적은 커패시터 노드를 노출시키는 패턴을 홀 패턴이 아닌 소자형성영역에 수직으로 교차하는 라인 형태의 패턴으로 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2d는 본 발명 반도체 메모리 제조공정 수순 평면도로서, 이에 도시한 바와 같이 기판의 일부에 필드산화막(2)을 형성하여, 소자형성영역(1)을 정의한 후, 그 소자형성영역(1)의 상부측에서 그 소자형성영역(1)과는 수직으로 교차하는 워드라인인 복수의 게이트(3)를 형성하고, 상기 게이트(3)의 측면 소자형성영역(1)에 불순물 이온을 주입하여 셀트랜지스터의 드레인과 공통소스를 형성한 후, 상기 게이트(3)의 절연막측벽을 형성한 다음, 그 구조의 상부전면에 다결정실리콘 증착, 평탄화 및 사진식각공정을 통한 패터닝으로 상기 셀트랜지스터의 드레인과 공통 소스 각각에 접속되는 커패시터 플러그(4)와 비트라인 플러그(5)를 형성한 후, 그 상부전면에 절연막을 증착하고, 콘택홀을 형성하여 상기 비트라인 플러그(5)의 상부일부를 노출시킨 후, 금속공정으로 상기 비트라인 플러그(5)에 접속됨과 아울러 상기 필드산화막(2)의 상부측 절연막상에서 상기 소자형성영역과 평행한 비트라인(6)을 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(8)을 증착하고, 그 절연막(8)을 상기 소자형성영역(1)과 수직이며, 상기 게이트(3)의 사이영역이 노출되도록 라인의 형태로 패터닝하여 상기 셀트랜지스터의 드레인에 접속되는 커패시터 플러그(4)를 노출시킴과 아울러 그 측면부의 필드산화막(2)까지 노출시키는 단계(도2b)와; 상기 구조의 상부전면에 다결정실리콘(9)을 증착하는 단계(도2c)와; 상기 다결정실리콘(9)을 패터닝하여 상기 커패시터 플러그(4) 상에 위치하며, 그 면적이 상기 커패시터 플러그(4) 보다 큰 커패시터 노드(9)를 형성한 다음, 상기 구조의 상부전면에 절연막을 증착하고 평탄화하여 상기 절연막(8)의 식각영역을 채운 후, 상기 커패시터 노드(9)에 접속되는 커패시터(7)를 형성하는 단계(도2d)를 포함하여 구성된다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리 제조방법을 도2d에 도시한 평면도의 A-A'방향의 단면을 보인 제조공정 수순단면도인 도3a 내지 도3d와 B-B'방향의 단면을 보인 제조공정 수순단면도인 도4a 내지 도4d를 참조하여 좀 더 상세히 설명한다.

먼저, 도2a, 도3a 및 도4a에 도시한 바와 같이 기판에 셀트랜지스터를 형성하고, 그 셀트랜지스터의 공통 소스에 접속됨과 아울러 그 공통 소스의 측면 필드산화막(2) 측으로 확장되어 위치하는 비트라인 플러그(5)를 형성하고, 셀트랜지스터각각의 드레인에 위치하는 커패시터 플러그(4)를 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 그 절연막에 콘택홀을 형성하여 상기 비트라인 플러그(5)중 상기 필드산화막(2)의 상부측에 위치하는 비트라인 플러그(5)를 노출시킨다.

그 다음, 상기 절연막의 상부전면에 금속을 증착하고, 패터닝하여 상기 콘택홀을 통해 노출된 비트라인 플러그(5)에 접속되며, 상기 필드산화막(2)의 상부측에서 소자형성영역(1)과는 수평인 방향으로 위치하는 비트라인(6)을 형성하고, 그 비트라인의 측면과 상부측에 절연막을 형성한다.

그 다음, 도2b와 도3b 및 도4b에 도시한 바와 같이 절연막(8)을 증착하고, 그 절연막(8)의 상부에 포토레지스트를 도포하고, 상기 워드라인인 게이트(3)형성시 사용한 마스크와 같이 특정한 방향으로 긴 복수의 패턴을 갖는 마스크를 사용하여 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 게이트(3)의 사이 골영역을 노출시킨다. 이때 노출되는 영역은 상기 비트라인 플러그(5)가 형성된 셀트랜지스터의 공통 소스 부분은 제외되며, 셀트랜지스터의 드레인 상에 형성된 커패시터 플러그(4)가 노출되는 방향으로 패턴을 형성한다.

그 다음, 도2c, 도3c 및 도4c에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘(9)을 증착하고, 평탄화하여 상기 절연막(8)을 노출시킨다.

그 다음, 도2d, 도3d 및 도4d에 도시한 바와 같이 사진식각공정을 통해 상기 노출된 커패시터 플러그(4)에 접속되며, 그 상부면이 커패시터 플러그(4)에 비해 넓은 커패시터 노드(9)를 형성한다.

그 다음, 상기 구조의 상부전면에 절연막을 증착하고, 평탄화하여 상기 커패시터 노드(9) 형성시 선택적으로 식각된 다결정실리콘의 식각영역을 절연막으로 채우게 된다.

그 다음, 다결정실리콘의 증착 및 패턴형성, 유전막 증착, 다결정실리콘의 증착공정을 순차적으로 수행하여 커패시터(7)를 형성한다.

상기한 바와 같이 본 발명 반도체 메모리 제조방법은 커패시터를 제조하기 위해 셀트랜지스터 각각의 드레인에 접속되는 커패시터 플러그를 노출시키는 식각공정에서, 그 식각영역을 홀 패턴이 아닌 소자형성영역과 수직으로 교차하는 라인의 형태로 패터닝하여, 그 식각공정의 공정 마진을 확보함과 아울러 공정을 용이하게 하는 효과와 아울러 마스크의 오정렬에 의해 커패시터의 접촉저항이 증가하는 문제의 발생을 억제하여 반도체 메모리의 특성이 열화되는 것을 방지하는 효과가 있다.

Claims (1)

1. 소자형성영역에 셀트랜지스터를 제조하는 단계와; 상기 구조의 상부전면에 다결정실리콘의 증착, 평탄화 및 사진식각공정을 통해 상기 셀트랜지스터의 공통 소스에 접속됨과 아울러 그 공통 소스의 측면 필드산화막 상에 위치하는 비트라인 플러그를 제조하고, 셀트랜지스터 각각의 드레인에 접속되는 커패시터 플러그를 형성하는 단계와; 상기 구조의 상부전면에 제1절연막을 증착하고, 그 제1절연막에 콘택홀을 형성하여 상기 비트라인 플러그의 일부를 노출시킨 후, 금속공정을 통해 상기 비트라인 플러그에 접속되며, 상기 소자형성영역과 평행한 비트라인을 형성하는 단계와; 상기 구조의 상부에 제2절연막을 증착하고, 제2절연막을 상기 커패시터 플러그를 노출시키며, 상기 소자형성영역과 수직인 방향으로 긴, 라인 형태의 패턴으로 패터닝하는 단계와; 상기 제2절연막의 식각영역에 제2다결정실리콘 패턴을 채우고, 그 제2다결정실리콘 패턴을 패터닝하여 상기 커패시터 플러그에 접속되는 커패시터 노드를 형성하는 단계와; 상기 제2다결정실리콘이 식각된 영역에 절연막을 채우고, 상기 커패시터 노드에 접속되는 커패시터를 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 메모리 제조방법.