KR19990047003A - 반도체 메모리의 플러그 제조방법 - Google Patents

Abstract

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 종래 반도체 메모리의 플러그 제조방법은 메모리셀영역에 형성한 게이트의 전면에 질화막을 증착하여 콘택홀을 형성하여 노출시킨 저농도 소스 및 드레인의 면적이 질화막 두께의 두 배만큼 줄어들게 되어 그 면적이 작음으로써, 다결정실리콘 플러그의 형성시 접촉저항이 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 게이트의 상부에 질화막을 갖는 모스 트랜지스터가 형성된 메모리셀영역의 상부에 제 1다결정실리콘을 증착하는 제 1다결정실리콘 증착단계와; 상기 증착된 제 1다결정실리콘의 일부를 선택적으로 식각하여 상기 모스 트랜지스터의 게이트 상부에 형성된 질화막의 상부를 노출시키는 선택적 식각단계와; 상기 메모리셀영역에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 소스 및 드레인 상부에 증착된 제 1다결정실리콘의 일부를 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 2다결정실리콘을 증착하는 제 2다결정실리콘 증착단계를 포함하여 게이트사이에 노출된 소스 및 드레인 상부전면과 접속되는 플러그를 용이하게 제조하여 플러그와 저농도소스 및 드레인의 사이에 접촉저항을 줄이는 효과가 있다.

Description

반도체 메모리의 플러그 제조방법

본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 특히 반도체 메모리의 캐패시터 및 비트라인이 형성되는 게이트사이의 면적을 넓게 확보하여 플러그의 접촉저항을 줄이는데 적당하도록 한 반도체 메모리의 플러그 제조방법에 관한 것이다.

일반적으로, 반도체 메모리는 반도체 메모리는 모스 트랜지스터와 캐패시터를 한 쌍으로 하여 데이터를 저장하는 실체인 메모리셀영역과, 그 메모리셀영역의 구동을 위한 주변회로영역으로 구성되며, 종래에는 상기와 같이 메모리셀영역과 주변회로영역에 외부의 신호를 전달하거나, 각 영역에서 출력되는 신호를 외부로 출력하기 위한 배선을 메모리셀영역 측과 주변회로영역 측을 분리하여 형성하였으며, 상기 메모리셀영역과 주변회로영역의 모스 트랜지스터의 소스 및 드레인에 접촉하는 다결정실리콘 플러그를 형성하여, 메모리셀영역에 형성한 다결정실리콘 플러그에 접속되는 캐패시터 및 비트라인을 형성하고 주변회로영역에 형성한 다결정실리콘 플러그에 접속되는 금속배선을 형성하는 과정을 통해 반도체 메모리를 형성하였다. 이와 같이 반도체 소자의 특정영역과 다른 반도체 소자의 접속을 위한 다결정실리콘 플러그는 접촉저항이 크면 반도체 메모리의 동작특성이 열화되며, 소비전력이 증가하게 되며, 이와 같은 종래 반도체 메모리의 다결정실리콘 플러그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1d는 종래 반도체 메모리의 다결정실리콘 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 메모리셀영역(100)과 주변회로영역(200)을 정의하고, 각 영역에 모스 트랜지스터의 게이트(3)를 형성한 다음, 그 게이트(3)의 상부에 질화막(4)을 증착하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성한 다음, 상기 질화막(4) 및 저농도 소스 및 드레인(5)이 형성된 기판(1)의 상부전면에 질화막(6)을 증착하는 단계(도1a)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 1절연층(7)을 증착하고, 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 질화막(6)의 일부를 건식식각하여 상기 게이트(3)의 측면에 증착된 질화막(6)의 측면에 산화막 측벽(8)을 형성하고, 상기 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음, 그 노출된 저농도 소스 및 드레인(5)에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(9)을 형성하는 단계(도1b)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착하고, 평탄화하여 메모리셀영역(100)과 주변회로영역(200)의 단차를 제거하는 단계(도1c)와; 상기 메모리셀영역(100)에 증착된 제 2절연층(10)과 제 1절연층(7) 및 질화막(6)에 콘택홀을 형성하여 상기 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음 그 콘택홀에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성하는 단계(도1d)로 이루어진다.

이하, 상기와 같이 구성된 종래 반도체 메모리의 다결정실리콘 플러그 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 얕은 트랜치구조를 형성하고, 그 트랜치구조의 하부에 산화막을 증착하여 필드산화막(2)을 형성한다. 이때의 필드산화막(2)은 반도체 메모리셀이 형성될 메모리셀영역(100)과 반도체 메모리의 구동을 위한 주변회로가 형성될 주변회로영역(200)을 정의하며, 이와 동시에 각 영역(100),(200)에 형성되는 반도체 소자간의 전기적인 영향을 방지하게 된다.

그 다음, 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 게이트산화막과 다결정실리콘, 텅스텐실리사이드를 증착하고, 사진식각공정을 통해 모스 트랜지스터의 게이트구조를 형성하며, 상기 게이트구조가 형성된 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 산화막과 질화막을 증착한 다음, 사진식각공정을 통해 상기 게이트구조의 상부전면에 증착된 산화막을 잔존시켜 모스 트랜지스터의 게이트(3)를 형성하고, 그 게이트(3)의 상부에 위치하는 질화막(4)을 형성한다.

이때, 상기 게이트구조의 상부에 산화막을 증착하여 게이트(3)를 형성하는 것은 이후에 형성되는 캐패시터, 비트라인과 게이트간의 절연을 위한 것이며, 그 상부에 질화막(4)을 증착하는 이유는 질화막(4)을 이온주입마스크로 사용하여 이온주입공정을 자기정렬(SELF ALINE)화하기 위한 것이다.

그 다음, 상기 게이트(3)가 형성된 메모리셀영역(100)과 주변회로영역(200)에 불순물이온을 저농도로 주입하여 그 게이트(3)의 측면 기판(1)하부에 저농도 소스 및 드레인(5)을 형성한다.

그 다음, 메모리셀영역(100)과 주변회로영역(200)에 질화막(6)을 증착한다.

그 다음, 도1b에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 제 1절연층(7)을 증착한다.

그 다음, 사진식각공정을 통해 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 그 하부의 질화막(6)을 건식식각한다. 이때의 건식식각공정으로는 상기 게이트(3)의 측면부에 위치하는 제 1절연층(7)의 일부가 식각되지 않으며, 이에 따라 그 잔존하는 제 1절연층(7)과 게이트(3)의 사이에 위치하는 질화막(6)또한 식각되지 않게 된다. 이와 같이 게이트(3)의 측면에 질화막(6)과 제 1절연층(7)의 일부를 잔존시켜 소정두께의 측벽(8)을 형성하여, 이온주입공정을 자기정렬방식으로 수행할 수 있게 한다.

그 다음, 상기 건식식각공정으로 주변회로영역(200)에서 노출된 저농도 소스 및 드레인(5)의 일부에 불순물 이온을 고농도로 이온주입하여 고농도 소스 및 드레인(9)을 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착한다. 이때, 상기 메모리셀영역(100)의 상부에는 제 1절연층(7)이 식각되지 않은 상태이고, 주변회로영역(200)은 제 1절연층(7)이 식각된 상태이므로, 상기 두 영역(100),(200)의 상부는 단차가 발생하게 된다. 이와 같은 단차는 화학기계적연마 과정을 통해 평탄화하여 단차를 제거한다.

그 다음, 도1d에 도시한 바와 같이 사진식각을 통해 상기 메모리셀영역(100)에 증착된 제 2절연층(10), 제 1절연층(7) 및 질화막(6)의 일부를 선택적으로 식각하여 상기 게이트(3)사이의 기판(1)하부에 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨다.

그 다음, 상기 콘택홀 내에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성한다.

상기한 바와 같이 종래 반도체 메모리의 다결정실리콘 플러그 제조방법은 메모리셀영역에 형성한 게이트의 전면에 질화막을 증착하여 콘택홀을 형성하여 노출시킨 저농도 소스 및 드레인의 면적이 질화막 두께의 두 배만큼 줄어들게 되어 그 면적이 작음으로써, 다결정실리콘 플러그의 형성시 접촉저항이 큰 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 접촉저항이 작은 반도체 메모리의 다결정실리콘 플러그 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1d는 종래 반도체 메모리의 플러그 제조공정 수순단면도.

도2a 내지 도2e는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:필드산화막

3:게이트 4:질화막

5:저농도 소스 및 드레인 7:제 1절연층

8:측벽 9:고농도 소스 및 드레인

10:제 2절연층 11:다결정실리콘 플러그

12:다결정실리콘

상기와 같은 목적은 게이트의 상부에 질화막을 갖는 모스 트랜지스터가 형성된 메모리셀영역의 상부에 제 1다결정실리콘을 증착하는 제 1다결정실리콘 증착단계와; 상기 증착된 제 1다결정실리콘의 일부를 선택적으로 식각하여 상기 모스 트랜지스터의 게이트 상부에 형성된 질화막의 상부를 노출시키는 선택적 식각단계와; 상기 메모리셀영역에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 소스 및 드레인 상부에 증착된 제 1다결정실리콘의 일부를 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 2다결정실리콘을 증착하는 제 2다결정실리콘 증착단계를 포함하여 소스 및 드레인의 상부전면에 접속되는 다결정실리콘 플러그를 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2e는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 메모리셀영역(100)과 주변회로영역(200)을 정의하고, 각 영역에 모스 트랜지스터의 게이트(3)를 형성한 다음, 그 게이트(3)의 상부에 질화막(4)을 증착하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성한 다음, 상기 질화막(4) 및 저농도 소스 및 드레인(5)이 형성된 기판(1)의 상부전면에 도핑된 다결정실리콘(12)을 증착하는 단계(도2a)와; 포토레지스트(P/R)를 사용하는 사진식각공정을 통해 상기 증착된 다결정실리콘(12)의 일부를 식각하여 상기 질화막(4)의 상부 중앙을 노출시키는 단계(도2b)와; 상기 포토레지스트(P/R)를 제거한 후, 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 1절연층(7)을 증착하고, 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 도핑된 다결정실리콘(12)의 일부를 건식식각하여 상기 게이트(3)의 측면에 증착된 다결정실리콘(6)의 측면에 산화막 측벽(8)을 형성하고, 상기 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음, 그 노출된 저농도 소스 및 드레인(5)에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(9)을 형성하는 단계(도2c)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착하고, 평탄화하여 메모리셀영역(100)과 주변회로영역(200)의 단차를 제거하는 단계(도2d)와; 상기 메모리셀영역(100)에 증착된 제 2절연층(10)과 제 1절연층(7) 및 도핑된 다결정실리콘(12)에 콘택홀을 형성하여 상기 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음 그 콘택홀에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성하는 단계(도2e)로 이루어진다.

이하, 상기와 같이 구성된 본 발명 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명하면 다음과 같다.

먼저, 도2a에 에 도시한 바와 같이 기판(1)의 상부에 얕은 트랜치구조를 형성하고, 그 트랜치구조의 하부에 산화막을 증착하여 필드산화막(2)을 형성한다. 이때의 필드산화막(2)은 반도체 메모리셀이 형성될 메모리셀영역(100)과 반도체 메모리의 구동을 위한 주변회로가 형성될 주변회로영역(200)을 정의하며, 이와 동시에 각 영역(100),(200)에 형성되는 반도체 소자간의 전기적인 영향을 방지하게 된다.

그 다음, 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 게이트산화막과 다결정실리콘, 텅스텐실리사이드를 증착하고, 사진식각공정을 통해 모스 트랜지스터의 게이트구조를 형성하며, 상기 게이트구조가 형성된 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 산화막과 질화막을 증착한 다음, 사진식각공정을 통해 상기 게이트구조의 상부전면에 증착된 산화막을 잔존시켜 모스 트랜지스터의 게이트(3)를 형성하고, 그 게이트(3)의 상부에 위치하는 질화막(4)을 형성한다.

이때, 상기 게이트구조의 상부에 산화막을 증착하여 게이트(3)를 형성하는 것은 이후에 형성되는 캐패시터, 비트라인과 게이트간의 절연을 위한 것이며, 그 상부에 질화막(4)을 증착하는 이유는 질화막(4)을 이온주입마스크로 사용하여 이온주입공정을 자기정렬화 하기 위한 것이다.

그 다음, 상기 게이트(3)가 형성된 메모리셀영역(100)과 주변회로영역(200)에 불순물이온을 저농도로 주입하여 그 게이트(3)의 측면 기판(1)하부에 저농도 소스 및 드레인(5)을 형성한다.

그 다음, 메모리셀영역(100)과 주변회로영역(200)에 다결정실리콘(12)을 증착한다.

그 다음, 도2b에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)에 증착한 다결정실리콘(12)의 상부에 포토레지스트(P/R)를 도포하고, 노광 및 패턴을 형성하여 그 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로 하는 식각공정으로, 상기 다결정실리콘(12)을 부분적으로 식각하여 상기 메모리셀영역(100)의 게이트(3) 상부에 형성한 질화막(4)의 상부중앙을 노출시킨다.

그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거하고 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 제 1절연층(7)을 증착한다.

그 다음, 사진식각공정을 통해 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 그 하부의 다결정실리콘(12)을 건식식각한다. 이때의 건식식각공정으로는 상기 게이트(3)의 측면부에 위치하는 제 1절연층(7)의 일부가 식각되지 않으며, 이에 따라 그 잔존하는 제 1절연층(7)과 게이트(3)의 사이에 위치하는 다결정실리콘(12)또한 식각되지 않게 된다. 이와 같이 게이트(3)의 측면에 다결정실리콘(12)과 제 1절연층(7)의 일부를 잔존시켜 소정두께의 측벽(8)을 형성하여, 이온주입공정을 자기정렬방식으로 수행할 수 있게 한다.

그 다음, 상기 건식식각공정으로 주변회로영역(200)에서 노출된 저농도 소스 및 드레인(5)의 일부에 불순물 이온을 고농도로 이온주입하여 고농도 소스 및 드레인(9)을 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착한다. 이때, 상기 메모리셀영역(100)의 상부에는 제 1절연층(7)이 식각되지 않은 상태이고, 주변회로영역(200)은 제 1절연층(7)이 식각된 상태이므로, 상기 두 영역(100),(200)의 상부는 단차가 발생하게 된다. 이와 같은 단차는 화학기계적연마 과정을 통해 평탄화하여 단차를 제거한다.

그 다음, 도2e에 도시한 바와 같이 사진식각을 통해 상기 메모리셀영역(100)에 증착된 제 2절연층(10), 제 1절연층(7)의 일부를 선택적으로 식각하여 상기 저농도 소스 및 드레인(5)의 상부에 증착된 다결정실리콘(12)의 일부를 노출시킨다.

그 다음, 상기 콘택홀 내에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성한다.

이때 형성되는 다결정실리콘 플러그(11)는 그 측면에 상기 증착한 다결정실리콘(12)과 함께 플러그로 사용됨으로써, 저농도 소스 및 드레인(5)의 상부전면에 접속되는 다결정실리콘 플러그(11)를 얻을 수 있게 된다.

상기한 바와 같이 본 발명은 메모리셀영역에 형성한 게이트의 전면에 산화막과 선택적식각이 가능한 다결정실리콘을 증착하고, 사진식각공정을 통해 각각 소스 또는 드레인에 접속되는 플러그의 하부구조를 형성한 다음, 이후의 공정에서 상기 플러그의 하부구조 상부에 다결정실리콘 플러그를 형성함으로써, 게이트사이에 노출된 소스 및 드레인 상부전면과 접속되는 플러그를 용이하게 제조하여 플러그와 저농도소스 및 드레인의 사이에 접촉저항을 줄이는 효과가 있다.

Claims (2)

1. 게이트의 상부에 질화막을 갖는 모스 트랜지스터가 형성된 메모리셀영역의 상부에 제 1다결정실리콘을 증착하는 제 1다결정실리콘 증착단계와; 상기 증착된 제 1다결정실리콘의 일부를 선택적으로 식각하여 상기 모스 트랜지스터의 게이트 상부에 형성된 질화막의 상부를 노출시키는 선택적 식각단계와; 상기 메모리셀영역에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 소스 및 드레인 상부에 증착된 제 1다결정실리콘의 일부를 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 2다결정실리콘을 증착하는 제 2다결정실리콘 증착단계를 포함하여 된 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.
2. 제 1항에 있어서, 제 1다결정실리콘은 소정의 불순물 이온으로 도핑된 것을 특징으로 하는 반도체 메모리의 플러그 제조방법.