KR19990047003A - Manufacturing method of plug of semiconductor memory - Google Patents
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Abstract
본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 종래 반도체 메모리의 플러그 제조방법은 메모리셀영역에 형성한 게이트의 전면에 질화막을 증착하여 콘택홀을 형성하여 노출시킨 저농도 소스 및 드레인의 면적이 질화막 두께의 두 배만큼 줄어들게 되어 그 면적이 작음으로써, 다결정실리콘 플러그의 형성시 접촉저항이 큰 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 게이트의 상부에 질화막을 갖는 모스 트랜지스터가 형성된 메모리셀영역의 상부에 제 1다결정실리콘을 증착하는 제 1다결정실리콘 증착단계와; 상기 증착된 제 1다결정실리콘의 일부를 선택적으로 식각하여 상기 모스 트랜지스터의 게이트 상부에 형성된 질화막의 상부를 노출시키는 선택적 식각단계와; 상기 메모리셀영역에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 소스 및 드레인 상부에 증착된 제 1다결정실리콘의 일부를 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 2다결정실리콘을 증착하는 제 2다결정실리콘 증착단계를 포함하여 게이트사이에 노출된 소스 및 드레인 상부전면과 접속되는 플러그를 용이하게 제조하여 플러그와 저농도소스 및 드레인의 사이에 접촉저항을 줄이는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a plug of a semiconductor memory. In the conventional method of manufacturing a plug of a semiconductor memory, an area of a low concentration source and drain exposed by forming a contact hole by depositing a nitride film on the entire surface of a gate formed in a memory cell region is nitrided. Since the area is reduced by twice the thickness, the contact resistance is large when the polysilicon plug is formed. In view of the above problems, the present invention includes a first polycrystalline silicon deposition step of depositing a first polycrystalline silicon on top of a memory cell region having a MOS transistor having a nitride film on the gate; Selectively etching a portion of the deposited first polycrystalline silicon to expose an upper portion of the nitride film formed on the gate of the MOS transistor; Depositing an insulating layer in the memory cell region and forming a contact hole in the insulating layer to expose a portion of the first polycrystalline silicon deposited on the source and the drain of the MOS transistor; A second polysilicon deposition step of depositing a second polysilicon in the contact hole to easily manufacture a plug connected to the upper surface of the source and drain exposed between the gates, thereby providing a contact resistance between the plug and the low concentration source and the drain. Has the effect of reducing
Description
본 발명은 반도체 메모리의 플러그 제조방법에 관한 것으로, 특히 반도체 메모리의 캐패시터 및 비트라인이 형성되는 게이트사이의 면적을 넓게 확보하여 플러그의 접촉저항을 줄이는데 적당하도록 한 반도체 메모리의 플러그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a plug of a semiconductor memory, and more particularly, to a method of manufacturing a plug of a semiconductor memory which is suitable for reducing contact resistance of a plug by securing a wide area between a capacitor and a gate where a bit line is formed. .
일반적으로, 반도체 메모리는 반도체 메모리는 모스 트랜지스터와 캐패시터를 한 쌍으로 하여 데이터를 저장하는 실체인 메모리셀영역과, 그 메모리셀영역의 구동을 위한 주변회로영역으로 구성되며, 종래에는 상기와 같이 메모리셀영역과 주변회로영역에 외부의 신호를 전달하거나, 각 영역에서 출력되는 신호를 외부로 출력하기 위한 배선을 메모리셀영역 측과 주변회로영역 측을 분리하여 형성하였으며, 상기 메모리셀영역과 주변회로영역의 모스 트랜지스터의 소스 및 드레인에 접촉하는 다결정실리콘 플러그를 형성하여, 메모리셀영역에 형성한 다결정실리콘 플러그에 접속되는 캐패시터 및 비트라인을 형성하고 주변회로영역에 형성한 다결정실리콘 플러그에 접속되는 금속배선을 형성하는 과정을 통해 반도체 메모리를 형성하였다. 이와 같이 반도체 소자의 특정영역과 다른 반도체 소자의 접속을 위한 다결정실리콘 플러그는 접촉저항이 크면 반도체 메모리의 동작특성이 열화되며, 소비전력이 증가하게 되며, 이와 같은 종래 반도체 메모리의 다결정실리콘 플러그 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor memory includes a memory cell region, which is an entity storing data by pairing a MOS transistor and a capacitor, and a peripheral circuit region for driving the memory cell region. Wiring for transmitting external signals to the cell region and the peripheral circuit region or outputting signals output from each region to the outside was formed by separating the memory cell region and the peripheral circuit region side. A metal is formed by forming a polysilicon plug in contact with the source and the drain of the MOS transistor in the region, forming a capacitor and a bit line connected to the polysilicon plug formed in the memory cell region, and connecting the polysilicon plug formed in the peripheral circuit region. The semiconductor memory is formed through a process of forming wirings. As described above, a polysilicon plug for connecting a specific region of a semiconductor device to another semiconductor device has a large contact resistance, thereby deteriorating operating characteristics of the semiconductor memory and increasing power consumption. Thus, a method of manufacturing a polysilicon plug of a conventional semiconductor memory When described in detail with reference to the accompanying drawings as follows.
도1a 내지 도1d는 종래 반도체 메모리의 다결정실리콘 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 메모리셀영역(100)과 주변회로영역(200)을 정의하고, 각 영역에 모스 트랜지스터의 게이트(3)를 형성한 다음, 그 게이트(3)의 상부에 질화막(4)을 증착하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성한 다음, 상기 질화막(4) 및 저농도 소스 및 드레인(5)이 형성된 기판(1)의 상부전면에 질화막(6)을 증착하는 단계(도1a)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 1절연층(7)을 증착하고, 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 질화막(6)의 일부를 건식식각하여 상기 게이트(3)의 측면에 증착된 질화막(6)의 측면에 산화막 측벽(8)을 형성하고, 상기 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음, 그 노출된 저농도 소스 및 드레인(5)에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(9)을 형성하는 단계(도1b)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착하고, 평탄화하여 메모리셀영역(100)과 주변회로영역(200)의 단차를 제거하는 단계(도1c)와; 상기 메모리셀영역(100)에 증착된 제 2절연층(10)과 제 1절연층(7) 및 질화막(6)에 콘택홀을 형성하여 상기 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음 그 콘택홀에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성하는 단계(도1d)로 이루어진다.1A to 1D are cross-sectional views of a process of fabricating a polysilicon plug of a conventional semiconductor memory. As shown in FIG. 1, the field oxide film 2 is deposited on the substrate 1 to form a memory cell region 100 and a peripheral circuit region ( 200, a gate 3 of the MOS transistor is formed in each region, and then a nitride film 4 is deposited on the gate 3, and low concentration impurity ions are implanted into the low concentration source and drain 5 ) And then depositing a nitride film (6) on the upper surface of the substrate (1) on which the nitride film (4) and the low concentration source and drain (5) are formed (FIG. 1A); The first insulating layer 7 is deposited on the memory cell region 100 and the peripheral circuit region 200, and the first insulating layer 7 and the nitride film deposited on the peripheral circuit region 200. Dry etching a part of 6) to form an oxide sidewall 8 on the side of the nitride film 6 deposited on the side of the gate 3, exposing a portion of the formed low concentration source and drain 5 Implanting high concentration impurity ions into the exposed low concentration source and drain 5 to form a high concentration source and drain 9 (FIG. 1B); Depositing a second insulating layer 10 on the memory cell region 100 and the peripheral circuit region 200 and planarizing to remove the step between the memory cell region 100 and the peripheral circuit region 200 ( 1c); Contact holes are formed in the second insulating layer 10, the first insulating layer 7, and the nitride layer 6 deposited in the memory cell region 100 to expose a portion of the low concentration source and drain 5. And depositing polysilicon in the contact hole to form the polysilicon plug 11 (FIG. 1D).
이하, 상기와 같이 구성된 종래 반도체 메모리의 다결정실리콘 플러그 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing a polysilicon plug of a conventional semiconductor memory configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 얕은 트랜치구조를 형성하고, 그 트랜치구조의 하부에 산화막을 증착하여 필드산화막(2)을 형성한다. 이때의 필드산화막(2)은 반도체 메모리셀이 형성될 메모리셀영역(100)과 반도체 메모리의 구동을 위한 주변회로가 형성될 주변회로영역(200)을 정의하며, 이와 동시에 각 영역(100),(200)에 형성되는 반도체 소자간의 전기적인 영향을 방지하게 된다.First, as shown in FIG. 1A, a shallow trench structure is formed on the substrate 1, and an oxide film is deposited on the bottom of the trench structure to form a field oxide film 2. In this case, the field oxide film 2 defines the memory cell region 100 in which the semiconductor memory cell is to be formed and the peripheral circuit region 200 in which the peripheral circuit for driving the semiconductor memory is to be formed. Electrical influence between the semiconductor elements formed in the 200 is prevented.
그 다음, 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 게이트산화막과 다결정실리콘, 텅스텐실리사이드를 증착하고, 사진식각공정을 통해 모스 트랜지스터의 게이트구조를 형성하며, 상기 게이트구조가 형성된 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 산화막과 질화막을 증착한 다음, 사진식각공정을 통해 상기 게이트구조의 상부전면에 증착된 산화막을 잔존시켜 모스 트랜지스터의 게이트(3)를 형성하고, 그 게이트(3)의 상부에 위치하는 질화막(4)을 형성한다.Next, a gate oxide layer, polysilicon, and tungsten silicide are deposited on the memory cell region 100 and the peripheral circuit region 200, and a gate structure of the MOS transistor is formed through a photolithography process. After depositing an oxide film and a nitride film on the upper surface of the formed memory cell region 100 and the peripheral circuit region 200, the oxide film deposited on the upper surface of the gate structure is left through a photolithography process so that the gate of the MOS transistor 3 ), And the nitride film 4 located above the gate 3 is formed.
이때, 상기 게이트구조의 상부에 산화막을 증착하여 게이트(3)를 형성하는 것은 이후에 형성되는 캐패시터, 비트라인과 게이트간의 절연을 위한 것이며, 그 상부에 질화막(4)을 증착하는 이유는 질화막(4)을 이온주입마스크로 사용하여 이온주입공정을 자기정렬(SELF ALINE)화하기 위한 것이다.In this case, forming the gate 3 by depositing an oxide film on the gate structure is for insulation between a capacitor, a bit line, and a gate formed later, and the reason for depositing the nitride film 4 thereon is a nitride film ( 4) is used as the ion implantation mask to self-align the ion implantation process.
그 다음, 상기 게이트(3)가 형성된 메모리셀영역(100)과 주변회로영역(200)에 불순물이온을 저농도로 주입하여 그 게이트(3)의 측면 기판(1)하부에 저농도 소스 및 드레인(5)을 형성한다.Then, the impurity ions are implanted at low concentration into the memory cell region 100 and the peripheral circuit region 200 where the gate 3 is formed, and then the low concentration source and drain 5 are formed under the side substrate 1 of the gate 3. ).
그 다음, 메모리셀영역(100)과 주변회로영역(200)에 질화막(6)을 증착한다.Next, the nitride film 6 is deposited in the memory cell region 100 and the peripheral circuit region 200.
그 다음, 도1b에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 제 1절연층(7)을 증착한다.Next, as shown in FIG. 1B, a first insulating layer 7 is deposited on the upper surface of the memory cell region 100 and the peripheral circuit region 200.
그 다음, 사진식각공정을 통해 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 그 하부의 질화막(6)을 건식식각한다. 이때의 건식식각공정으로는 상기 게이트(3)의 측면부에 위치하는 제 1절연층(7)의 일부가 식각되지 않으며, 이에 따라 그 잔존하는 제 1절연층(7)과 게이트(3)의 사이에 위치하는 질화막(6)또한 식각되지 않게 된다. 이와 같이 게이트(3)의 측면에 질화막(6)과 제 1절연층(7)의 일부를 잔존시켜 소정두께의 측벽(8)을 형성하여, 이온주입공정을 자기정렬방식으로 수행할 수 있게 한다.Thereafter, the first insulating layer 7 and the nitride film 6 below are deposited on the peripheral circuit region 200 by dry etching. At this time, a part of the first insulating layer 7 positioned on the side surface of the gate 3 is not etched by the dry etching process, and thus, between the remaining first insulating layer 7 and the gate 3. The nitride film 6 located in the is also not etched. In this way, a portion of the nitride film 6 and the first insulating layer 7 are left on the side of the gate 3 to form a sidewall 8 having a predetermined thickness, so that the ion implantation process can be performed by a self-aligning method. .
그 다음, 상기 건식식각공정으로 주변회로영역(200)에서 노출된 저농도 소스 및 드레인(5)의 일부에 불순물 이온을 고농도로 이온주입하여 고농도 소스 및 드레인(9)을 형성한다.Next, a high concentration source and drain 9 are formed by implanting impurity ions at a high concentration into a portion of the low concentration source and drain 5 exposed in the peripheral circuit region 200 by the dry etching process.
그 다음, 도1c에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착한다. 이때, 상기 메모리셀영역(100)의 상부에는 제 1절연층(7)이 식각되지 않은 상태이고, 주변회로영역(200)은 제 1절연층(7)이 식각된 상태이므로, 상기 두 영역(100),(200)의 상부는 단차가 발생하게 된다. 이와 같은 단차는 화학기계적연마 과정을 통해 평탄화하여 단차를 제거한다.Next, as shown in FIG. 1C, a second insulating layer 10 is deposited on the memory cell region 100 and the peripheral circuit region 200. In this case, since the first insulating layer 7 is not etched on the upper portion of the memory cell region 100, and the peripheral circuit region 200 is in the state where the first insulating layer 7 is etched, the two regions ( 100), the upper part of the 200 will cause a step. Such a step is flattened through a chemical mechanical polishing process to remove the step.
그 다음, 도1d에 도시한 바와 같이 사진식각을 통해 상기 메모리셀영역(100)에 증착된 제 2절연층(10), 제 1절연층(7) 및 질화막(6)의 일부를 선택적으로 식각하여 상기 게이트(3)사이의 기판(1)하부에 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨다.Next, as shown in FIG. 1D, portions of the second insulating layer 10, the first insulating layer 7, and the nitride film 6 deposited on the memory cell region 100 are selectively etched through photolithography. As a result, a portion of the low concentration source and drain 5 formed under the substrate 1 between the gates 3 are exposed.
그 다음, 상기 콘택홀 내에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성한다.Next, polysilicon is deposited in the contact hole to form a polysilicon plug 11.
상기한 바와 같이 종래 반도체 메모리의 다결정실리콘 플러그 제조방법은 메모리셀영역에 형성한 게이트의 전면에 질화막을 증착하여 콘택홀을 형성하여 노출시킨 저농도 소스 및 드레인의 면적이 질화막 두께의 두 배만큼 줄어들게 되어 그 면적이 작음으로써, 다결정실리콘 플러그의 형성시 접촉저항이 큰 문제점이 있었다.As described above, in the method of manufacturing a polysilicon plug of a semiconductor memory, the area of the low concentration source and drain exposed by forming a contact hole by depositing a nitride film on the entire surface of the gate formed in the memory cell region is reduced by twice the thickness of the nitride film. Since the area is small, there is a problem in that the contact resistance is large when the polysilicon plug is formed.
이와 같은 문제점을 감안한 본 발명은 접촉저항이 작은 반도체 메모리의 다결정실리콘 플러그 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a method for manufacturing a polysilicon plug of a semiconductor memory having a low contact resistance.
도1a 내지 도1d는 종래 반도체 메모리의 플러그 제조공정 수순단면도.1A to 1D are cross-sectional views of a plug manufacturing process of a conventional semiconductor memory.
도2a 내지 도2e는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도.2A to 2E are cross-sectional views of a plug manufacturing process of the semiconductor memory of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:게이트 4:질화막3: gate 4: nitride film
5:저농도 소스 및 드레인 7:제 1절연층5: low concentration source and drain 7: first insulating layer
8:측벽 9:고농도 소스 및 드레인8: sidewall 9: high concentration source and drain
10:제 2절연층 11:다결정실리콘 플러그10: second insulating layer 11: polysilicon plug
12:다결정실리콘12: polycrystalline silicon
상기와 같은 목적은 게이트의 상부에 질화막을 갖는 모스 트랜지스터가 형성된 메모리셀영역의 상부에 제 1다결정실리콘을 증착하는 제 1다결정실리콘 증착단계와; 상기 증착된 제 1다결정실리콘의 일부를 선택적으로 식각하여 상기 모스 트랜지스터의 게이트 상부에 형성된 질화막의 상부를 노출시키는 선택적 식각단계와; 상기 메모리셀영역에 절연층을 증착하고, 그 절연층에 콘택홀을 형성하여 상기 모스 트랜지스터의 소스 및 드레인 상부에 증착된 제 1다결정실리콘의 일부를 노출시키는 콘택홀 형성단계와; 상기 콘택홀 내에 제 2다결정실리콘을 증착하는 제 2다결정실리콘 증착단계를 포함하여 소스 및 드레인의 상부전면에 접속되는 다결정실리콘 플러그를 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is the first polycrystalline silicon deposition step of depositing the first polycrystalline silicon on the upper portion of the memory cell region formed with the MOS transistor having a nitride film on the gate; Selectively etching a portion of the deposited first polycrystalline silicon to expose an upper portion of the nitride film formed on the gate of the MOS transistor; Depositing an insulating layer in the memory cell region and forming a contact hole in the insulating layer to expose a portion of the first polycrystalline silicon deposited on the source and the drain of the MOS transistor; It is achieved by forming a polysilicon plug connected to the upper surface of the source and the drain, including a second polysilicon deposition step of depositing a second polycrystalline silicon in the contact hole, with reference to the accompanying drawings of the present invention It will be described in detail as follows.
도2a 내지 도2e는 본 발명 반도체 메모리의 플러그 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 메모리셀영역(100)과 주변회로영역(200)을 정의하고, 각 영역에 모스 트랜지스터의 게이트(3)를 형성한 다음, 그 게이트(3)의 상부에 질화막(4)을 증착하고, 저농도 불순물 이온을 이온주입하여 저농도 소스 및 드레인(5)을 형성한 다음, 상기 질화막(4) 및 저농도 소스 및 드레인(5)이 형성된 기판(1)의 상부전면에 도핑된 다결정실리콘(12)을 증착하는 단계(도2a)와; 포토레지스트(P/R)를 사용하는 사진식각공정을 통해 상기 증착된 다결정실리콘(12)의 일부를 식각하여 상기 질화막(4)의 상부 중앙을 노출시키는 단계(도2b)와; 상기 포토레지스트(P/R)를 제거한 후, 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 1절연층(7)을 증착하고, 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 도핑된 다결정실리콘(12)의 일부를 건식식각하여 상기 게이트(3)의 측면에 증착된 다결정실리콘(6)의 측면에 산화막 측벽(8)을 형성하고, 상기 형성한 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음, 그 노출된 저농도 소스 및 드레인(5)에 고농도 불순물 이온을 이온주입하여 고농도 소스 및 드레인(9)을 형성하는 단계(도2c)와; 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착하고, 평탄화하여 메모리셀영역(100)과 주변회로영역(200)의 단차를 제거하는 단계(도2d)와; 상기 메모리셀영역(100)에 증착된 제 2절연층(10)과 제 1절연층(7) 및 도핑된 다결정실리콘(12)에 콘택홀을 형성하여 상기 저농도 소스 및 드레인(5)의 일부를 노출시킨 다음 그 콘택홀에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성하는 단계(도2e)로 이루어진다.2A to 2E are schematic cross-sectional views of a plug manufacturing process of a semiconductor memory according to an embodiment of the present invention. As shown in FIG. ), The gate 3 of the MOS transistor is formed in each region, and the nitride film 4 is deposited on the gate 3, and the low concentration source and drain 5 are implanted by ion implantation of low concentration impurity ions. Forming a doped polycrystalline silicon (12) on the upper surface of the substrate (1) on which the nitride film (4) and the low concentration source and drain (5) are formed (FIG. 2A); Etching a portion of the deposited polysilicon 12 through a photolithography process using a photoresist (P / R) to expose the upper center of the nitride film 4 (FIG. 2B); After removing the photoresist P / R, a first insulating layer 7 is deposited on the memory cell region 100 and the peripheral circuit region 200, and then deposited on the peripheral circuit region 200. Dry etch a portion of the first insulating layer 7 and the doped polysilicon 12 to form an oxide film sidewall 8 on the side of the polysilicon 6 deposited on the side of the gate 3, and Exposing a portion of the formed low concentration source and drain 5, and then implanting high concentration impurity ions into the exposed low concentration source and drain 5 to form a high concentration source and drain 9 (FIG. 2C) and ; Depositing a second insulating layer 10 on the memory cell region 100 and the peripheral circuit region 200 and planarizing to remove the step between the memory cell region 100 and the peripheral circuit region 200 ( 2d); A portion of the low concentration source and drain 5 is formed by forming contact holes in the second insulating layer 10, the first insulating layer 7, and the doped polysilicon 12 deposited in the memory cell region 100. After exposing, polycrystalline silicon is deposited in the contact hole to form a polysilicon plug 11 (FIG. 2E).
이하, 상기와 같이 구성된 본 발명 반도체 메모리의 플러그 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the plug manufacturing method of the semiconductor memory of the present invention configured as described above will be described in more detail.
먼저, 도2a에 에 도시한 바와 같이 기판(1)의 상부에 얕은 트랜치구조를 형성하고, 그 트랜치구조의 하부에 산화막을 증착하여 필드산화막(2)을 형성한다. 이때의 필드산화막(2)은 반도체 메모리셀이 형성될 메모리셀영역(100)과 반도체 메모리의 구동을 위한 주변회로가 형성될 주변회로영역(200)을 정의하며, 이와 동시에 각 영역(100),(200)에 형성되는 반도체 소자간의 전기적인 영향을 방지하게 된다.First, as shown in FIG. 2A, a shallow trench structure is formed over the substrate 1, and an oxide film is deposited below the trench structure to form a field oxide film 2. In this case, the field oxide film 2 defines the memory cell region 100 in which the semiconductor memory cell is to be formed and the peripheral circuit region 200 in which the peripheral circuit for driving the semiconductor memory is to be formed. Electrical influence between the semiconductor elements formed in the 200 is prevented.
그 다음, 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 게이트산화막과 다결정실리콘, 텅스텐실리사이드를 증착하고, 사진식각공정을 통해 모스 트랜지스터의 게이트구조를 형성하며, 상기 게이트구조가 형성된 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 산화막과 질화막을 증착한 다음, 사진식각공정을 통해 상기 게이트구조의 상부전면에 증착된 산화막을 잔존시켜 모스 트랜지스터의 게이트(3)를 형성하고, 그 게이트(3)의 상부에 위치하는 질화막(4)을 형성한다.Next, a gate oxide layer, polysilicon, and tungsten silicide are deposited on the memory cell region 100 and the peripheral circuit region 200, and a gate structure of the MOS transistor is formed through a photolithography process. After depositing an oxide film and a nitride film on the upper surface of the formed memory cell region 100 and the peripheral circuit region 200, the oxide film deposited on the upper surface of the gate structure is left through a photolithography process so that the gate of the MOS transistor 3 ), And the nitride film 4 located above the gate 3 is formed.
이때, 상기 게이트구조의 상부에 산화막을 증착하여 게이트(3)를 형성하는 것은 이후에 형성되는 캐패시터, 비트라인과 게이트간의 절연을 위한 것이며, 그 상부에 질화막(4)을 증착하는 이유는 질화막(4)을 이온주입마스크로 사용하여 이온주입공정을 자기정렬화 하기 위한 것이다.In this case, forming the gate 3 by depositing an oxide film on the gate structure is for insulation between a capacitor, a bit line, and a gate formed later, and the reason for depositing the nitride film 4 thereon is a nitride film ( 4) is used as the ion implantation mask to self-align the ion implantation process.
그 다음, 상기 게이트(3)가 형성된 메모리셀영역(100)과 주변회로영역(200)에 불순물이온을 저농도로 주입하여 그 게이트(3)의 측면 기판(1)하부에 저농도 소스 및 드레인(5)을 형성한다.Then, the impurity ions are implanted at low concentration into the memory cell region 100 and the peripheral circuit region 200 where the gate 3 is formed, and then the low concentration source and drain 5 are formed under the side substrate 1 of the gate 3. ).
그 다음, 메모리셀영역(100)과 주변회로영역(200)에 다결정실리콘(12)을 증착한다.Next, polysilicon 12 is deposited in the memory cell region 100 and the peripheral circuit region 200.
그 다음, 도2b에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)에 증착한 다결정실리콘(12)의 상부에 포토레지스트(P/R)를 도포하고, 노광 및 패턴을 형성하여 그 패턴이 형성된 포토레지스트(P/R)를 식각 마스크로 하는 식각공정으로, 상기 다결정실리콘(12)을 부분적으로 식각하여 상기 메모리셀영역(100)의 게이트(3) 상부에 형성한 질화막(4)의 상부중앙을 노출시킨다.Next, as shown in FIG. 2B, photoresist (P / R) is coated on the polycrystalline silicon 12 deposited in the memory cell region 100 and the peripheral circuit region 200, and the exposure and the pattern are applied. A nitride film formed on the gate 3 of the memory cell region 100 by partially etching the polysilicon 12 by an etching process using the photoresist P / R having the pattern formed thereon as an etching mask. The upper center of (4) is exposed.
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(P/R)를 제거하고 메모리셀영역(100)과 주변회로영역(200)의 상부전면에 제 1절연층(7)을 증착한다.Next, as shown in FIG. 2C, the photoresist P / R is removed and the first insulating layer 7 is deposited on the upper surface of the memory cell region 100 and the peripheral circuit region 200.
그 다음, 사진식각공정을 통해 상기 주변회로영역(200)의 상부에 증착된 제 1절연층(7)과 그 하부의 다결정실리콘(12)을 건식식각한다. 이때의 건식식각공정으로는 상기 게이트(3)의 측면부에 위치하는 제 1절연층(7)의 일부가 식각되지 않으며, 이에 따라 그 잔존하는 제 1절연층(7)과 게이트(3)의 사이에 위치하는 다결정실리콘(12)또한 식각되지 않게 된다. 이와 같이 게이트(3)의 측면에 다결정실리콘(12)과 제 1절연층(7)의 일부를 잔존시켜 소정두께의 측벽(8)을 형성하여, 이온주입공정을 자기정렬방식으로 수행할 수 있게 한다.Then, the first insulating layer 7 deposited on the upper portion of the peripheral circuit region 200 and the polysilicon 12 thereunder are dry-etched through a photolithography process. At this time, a part of the first insulating layer 7 positioned on the side surface of the gate 3 is not etched by the dry etching process, and thus, between the remaining first insulating layer 7 and the gate 3. The polysilicon 12 located at is also not etched. As such, the polysilicon 12 and a part of the first insulating layer 7 remain on the side of the gate 3 to form sidewalls 8 of a predetermined thickness, so that the ion implantation process can be performed in a self-aligning manner. do.
그 다음, 상기 건식식각공정으로 주변회로영역(200)에서 노출된 저농도 소스 및 드레인(5)의 일부에 불순물 이온을 고농도로 이온주입하여 고농도 소스 및 드레인(9)을 형성한다.Next, a high concentration source and drain 9 are formed by implanting impurity ions at a high concentration into a portion of the low concentration source and drain 5 exposed in the peripheral circuit region 200 by the dry etching process.
그 다음, 도2d에 도시한 바와 같이 상기 메모리셀영역(100)과 주변회로영역(200)의 상부에 제 2절연층(10)을 증착한다. 이때, 상기 메모리셀영역(100)의 상부에는 제 1절연층(7)이 식각되지 않은 상태이고, 주변회로영역(200)은 제 1절연층(7)이 식각된 상태이므로, 상기 두 영역(100),(200)의 상부는 단차가 발생하게 된다. 이와 같은 단차는 화학기계적연마 과정을 통해 평탄화하여 단차를 제거한다.Next, as shown in FIG. 2D, a second insulating layer 10 is deposited on the memory cell region 100 and the peripheral circuit region 200. In this case, since the first insulating layer 7 is not etched on the upper portion of the memory cell region 100, and the peripheral circuit region 200 is in the state where the first insulating layer 7 is etched, the two regions ( 100), the upper part of the 200 will cause a step. Such a step is flattened through a chemical mechanical polishing process to remove the step.
그 다음, 도2e에 도시한 바와 같이 사진식각을 통해 상기 메모리셀영역(100)에 증착된 제 2절연층(10), 제 1절연층(7)의 일부를 선택적으로 식각하여 상기 저농도 소스 및 드레인(5)의 상부에 증착된 다결정실리콘(12)의 일부를 노출시킨다.Next, as shown in FIG. 2E, a portion of the second insulating layer 10 and the first insulating layer 7 deposited on the memory cell region 100 is selectively etched through photolithography, thereby reducing the low concentration source and A portion of the polysilicon 12 deposited on top of the drain 5 is exposed.
그 다음, 상기 콘택홀 내에 다결정실리콘을 증착하여 다결정실리콘 플러그(11)를 형성한다.Next, polysilicon is deposited in the contact hole to form a polysilicon plug 11.
이때 형성되는 다결정실리콘 플러그(11)는 그 측면에 상기 증착한 다결정실리콘(12)과 함께 플러그로 사용됨으로써, 저농도 소스 및 드레인(5)의 상부전면에 접속되는 다결정실리콘 플러그(11)를 얻을 수 있게 된다.The polysilicon plug 11 formed at this time is used as a plug together with the polysilicon 12 deposited on the side thereof to obtain a polysilicon plug 11 connected to the upper front surface of the low concentration source and drain 5. Will be.
상기한 바와 같이 본 발명은 메모리셀영역에 형성한 게이트의 전면에 산화막과 선택적식각이 가능한 다결정실리콘을 증착하고, 사진식각공정을 통해 각각 소스 또는 드레인에 접속되는 플러그의 하부구조를 형성한 다음, 이후의 공정에서 상기 플러그의 하부구조 상부에 다결정실리콘 플러그를 형성함으로써, 게이트사이에 노출된 소스 및 드레인 상부전면과 접속되는 플러그를 용이하게 제조하여 플러그와 저농도소스 및 드레인의 사이에 접촉저항을 줄이는 효과가 있다.As described above, the present invention deposits polycrystalline silicon capable of selective etching with an oxide film on the entire surface of the gate formed in the memory cell region, and forms a substructure of the plug connected to the source or drain through a photolithography process. In the subsequent process, by forming a polysilicon plug on top of the lower structure of the plug, it is easy to manufacture a plug connected to the front surface of the source and drain exposed between the gate to reduce the contact resistance between the plug and low concentration source and drain It works.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065202A KR19990047003A (en) | 1997-12-02 | 1997-12-02 | Manufacturing method of plug of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970065202A KR19990047003A (en) | 1997-12-02 | 1997-12-02 | Manufacturing method of plug of semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990047003A true KR19990047003A (en) | 1999-07-05 |
Family
ID=66095413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970065202A KR19990047003A (en) | 1997-12-02 | 1997-12-02 | Manufacturing method of plug of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990047003A (en) |
-
1997
- 1997-12-02 KR KR1019970065202A patent/KR19990047003A/en not_active Application Discontinuation
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