KR100280528B1 - Internal wiring formation method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 내부배선 형성방법에 관한 것으로, 종래 내부배선 형성방법은 드레인전극과 내부배선을 동시에 형성하고, 그 드레인전극과 외부배선을 연결하기 위한 플러그를 형성하여, 플러그 형성시 마스크의 오정렬이 발생할 수 있어, 반도체 장치의 신뢰성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판에 모스 트랜지스터를 제조하고 그 트랜지스터의 상부전면에 산화막을 증착하고 평탄화하여 상기 모스 트랜지스터의 게이트를 노출시킨 후, 노출된 게이트의 상부일부를 식각하는 단계와; 사진식각공정을 통해 상기 게이트와 소스의 사이에 위치한 게이트측벽의 높이를 낮춤과 아울러 상기 소스의 일부영역을 노출시키는 단계와; 상기 게이트, 노출된 게이트 측벽 및 소스의 상부에 내부배선을 형성하는 단계와; 상기 산화막을 제거하고, 소스의 상부일부영역 및 드레인의 상부전면에 실리사이드를 형성하고, 그 드레인의 상부에 형성된 실리사이드에 연결되는 드레인전극 및 그 드레인전극에 접속되는 외부배선을 형성하는 단계로 구성되어, 내부배선 형성과정 드레인전극형성과정을 분리하여 마스크의 오정렬이 발생함을 줄여 반도체 장치의 신뢰성을 향상시키는 효과와 아울러 게이트를 상대적으로 낮게 형성하고 텅스텐 패턴을 이용하여 그 낮은 게이트와 소스를 직접접속하여 게이트 저항을 낮춰 반도체 장치의 특성을 향상시키는 효과가 있다.The present invention relates to a method for forming internal wiring of a semiconductor device, and the conventional method for forming internal wiring forms a drain electrode and an internal wiring at the same time, and forms a plug for connecting the drain electrode and the external wiring to form a mask during plug formation. Misalignment may occur, and there is a problem that the reliability of the semiconductor device is lowered. In view of the above problems, the present invention includes manufacturing a MOS transistor on a substrate, depositing and planarizing an oxide film on an upper surface of the transistor to expose the gate of the MOS transistor, and then etching an upper portion of the exposed gate; Lowering the height of the gate sidewall located between the gate and the source through a photolithography process and exposing a portion of the source; Forming internal wiring on top of the gate, exposed gate sidewalls and source; Removing the oxide layer, forming silicide on an upper portion of the source and an upper surface of the drain, and forming a drain electrode connected to the silicide formed on the drain and an external wiring connected to the drain electrode; By separating the internal wiring formation process and drain electrode formation process, the misalignment of the mask is reduced, thereby improving the reliability of the semiconductor device. The gate is formed relatively low, and the low gate and source are directly connected by using a tungsten pattern. Therefore, the gate resistance can be lowered to improve the characteristics of the semiconductor device.
Description
본 발명은 반도체 장치의 내부배선 형성방법에 관한 것으로, 특히 질화막측벽이 형성된 게이트의 상부일부를 식각하고, 그 게이트상부와 소스 또는 드레인을 연결하는 텅스텐 패턴을 형성하여 게이트 저항을 줄이는데 적당하도록 한 반도체 장치의 내부배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming internal wiring of a semiconductor device, and more particularly, to etching a portion of an upper portion of a gate on which a nitride film side wall is formed, and forming a tungsten pattern connecting the upper portion of the gate to a source or a drain to reduce the gate resistance. A method for forming internal wiring of an apparatus.
일반적으로, 반도체 장치는 구현하는 회로의 특성에 따라 소자와 소자간 또는 동일소자의 특정영역을 전기적으로 연결해야 하며, 이는 외부의 전기적인 신호를 인가받거나, 외부로 전기적인 신호를 출력하는 배선과는 구분된다. 이와 같이 보통 소자와 소자를 연결하거나, 동일 소자의 특정영역을 연결하는 배선을 보통 로컬 인터코넥션(local interconnection) 또는 내부배선이라 하며, 이와 같은 종래 반도체 장치의 내부배선 형성방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, a semiconductor device must electrically connect a device and a specific region of the same device according to the characteristics of the circuit to be implemented, which is connected to an external electric signal or to an external electric signal. Are separated. As described above, a wiring connecting a device and a device or a specific region of the same device is commonly referred to as local interconnection or internal wiring. Detailed description with reference to the following.
도1a 내지 도1d는 종래 반도체 장치의 내부배선 제조공정 수순단면도로서, 기판(1)의 상부에 게이트(2), 소스(3), 드레인(4), 측벽(5)을 포함하는 모스 트랜지스터를 제조하고, 그 게이트(2), 소스(3) 및 드레인(4)의 상부에 실리사이드(6)를 형성한 후, 상기 구조의 전면에 산화막(7)을 증착하는 단계(도1a)와; 사진식각공정을 통해 상기 산화막(7)에 상기 소스(3)와 게이트(2)의 상부에 형성한 실리사이드(6) 및 그 사이의 측벽(5)을 노출시키는 콘택홀을 형성함과 아울러 상기 드레인(4)의 상부에 형성한 실리사이드(6)를 노출시키는 콘택홀을 형성하고, 상기 두 콘택홀이 형성된 산화막(7)의 상부전면에 금속을 증착하고, 평탄화하여 상기 콘택홀 내에서 상기 게이트(2)와 소스(3)를 연결하는 내부배선(8)을 형성함과 아울러 상기 드레인(4)에 연결되는 드레인전극(9)을 형성하는 단계(도1b)와; 상기 산화막(7), 내부배선(8) 및 드레인전극(9)의 상부전면에 산화막(10)을 증착하고, 콘택홀을 형성하여 상기 드레인전극(9)을 노출시킨 후, 상기 콘택홀 내에 위치하는 플러그(11)를 형성하는 단계(도1c)와; 상기 산화막(10)과 플러그(11)의 상부전면에 금속을 증착하고 사진식각공정을 통해 패터닝하여 상기 플러그(11)에 접속되는 외부배선(12)을 형성하는 단계(도1d)로 구성된다.1A to 1D are cross-sectional views of a process for manufacturing internal wirings of a conventional semiconductor device, and a MOS transistor including a gate 2, a source 3, a drain 4, and a sidewall 5 is disposed on an upper portion of a substrate 1. Fabricating and forming a silicide 6 on top of the gate 2, the source 3 and the drain 4, and then depositing an oxide film 7 on the entire surface of the structure (FIG. 1A); Through the photolithography process, a contact hole is formed in the oxide layer 7 to expose the silicide 6 formed on the source 3 and the gate 2 and the sidewalls 5 therebetween. Forming a contact hole exposing the silicide 6 formed on the upper portion of the upper portion 4, depositing a metal on the upper surface of the oxide film 7 in which the two contact holes are formed, and flattening the gate ( Forming an internal wiring (8) connecting 2) and the source (3) and forming a drain electrode (9) connected to the drain (4); The oxide film 10 is deposited on the upper surface of the oxide film 7, the internal wiring 8, and the drain electrode 9, a contact hole is formed to expose the drain electrode 9, and then positioned in the contact hole. Forming a plug 11 (FIG. 1C); And depositing a metal on the upper surface of the oxide film 10 and the plug 11 and patterning the same through a photolithography process to form an external wiring 12 connected to the plug 11 (FIG. 1D).
이하, 상기와 같이 구성된 종래 반도체 장치의 내부배선 형성방법을 좀 더 상세히 설명한다.Hereinafter, the internal wiring forming method of the conventional semiconductor device configured as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 사진식각을 통해 상기 다결정실리콘과 게이트산화막을 패터닝하여 게이트(2)를 형성하고, 저농도 이온주입공정과 질화막 증착 및 식각공정, 고농도 이온주입공정을 통해 상기 게이트(2)의 측면에 위치하는 질화막 측벽(5)과 LDD(lightly doped drain) 소스(3) 및 드레인(4)을 형성한다. 즉, 모스 트랜지스터를 제조한다.First, as shown in FIG. 1A, a gate oxide film and polycrystalline silicon are deposited on the substrate 1, and the polysilicon and the gate oxide film are patterned through photolithography to form a gate 2, and a low concentration ion implantation process. The nitride film sidewall 5 and the lightly doped drain (LDD) source 3 and the drain 4 which are positioned on the side of the gate 2 are formed through an over nitride film deposition, an etching process, and a high concentration ion implantation process. That is, a MOS transistor is manufactured.
그 다음, 상기 모스 트랜지스터의 전면에 금속을 증착하고, 열처리하여 다결정실리콘 영역인 게이트(2)와 소스(3) 및 드레인(4)의 상부에 실리사이드(6)를 형성한다.Next, a metal is deposited on the entire surface of the MOS transistor and heat-treated to form silicide 6 on the gate 2, the source 3, and the drain 4, which are polysilicon regions.
그 다음, 게이트(2), 소스(3) 및 드레인(4)의 상부에 실리사이드(6)가 형성된 모스 트랜지스터의 상부전면에 산화막(7)을 형성하고, 그 산화막(7)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 포토레지스트 패턴을 형성한 후, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로, 상기 산화막(7)에 두 개의 콘택홀을 형성한다. 이때, 두 콘택홀 각각은 상기 게이트(2)와 소스(3)의 상부에 형성한 실리사이드(6)의 일부와 그 사이의 측벽(5)을 노출시키고, 상기 드레인(4)의 상부에 형성된 실리사이드(6)를 노출시킨다.Next, an oxide film 7 is formed on the upper surface of the MOS transistor in which silicide 6 is formed on the gate 2, the source 3, and the drain 4, and a photoresist is formed on the oxide film 7. After applying, exposing and developing the photoresist pattern to form a photoresist pattern, an etching process using the photoresist pattern as an etching mask, to form two contact holes in the oxide film (7). In this case, each of the two contact holes exposes a part of the silicide 6 formed on the gate 2 and the source 3 and the sidewall 5 therebetween, and the silicide formed on the drain 4. (6) is exposed.
그 다음, 상기 콘택홀이 형성된 산화막(7)의 상부전면에 베리어(BARRIER) 금속과 텅스텐을 순차적으로 증착한 후, 평탄화하여 상기 콘택홀 내에 위치하며 상기 게이트(2)와 소스(3)를 연결하는 내부배선(8)을 형성함과 아울러 상기 드레인(4)에 연결되는 드레인전극(9)을 형성한다.Next, a barrier metal and tungsten are sequentially deposited on the upper surface of the oxide film 7 in which the contact hole is formed, and then planarized and positioned in the contact hole to connect the gate 2 and the source 3. An internal wiring 8 is formed and a drain electrode 9 connected to the drain 4 is formed.
그 다음, 도1c에 도시한 바와 같이 상기 산화막(7), 내부배선(8) 및 드레인전극(9)의 상부전면에 산화막(10)을 증착하고, 콘택홀을 형성하여 상기 드레인전극(9)을 노출시킨 후, 상기 콘택홀이 형성된 산화막(10)의 상부전면에 텅스텐을 증착하고, 평탄화하여 상기 콘택홀 내에 위치하는 플러그(11)를 형성한다.Next, as shown in FIG. 1C, an oxide film 10 is deposited on the upper surface of the oxide film 7, the internal wiring 8, and the drain electrode 9, and a contact hole is formed to form the drain electrode 9. After exposing the tungsten, the tungsten is deposited on the upper surface of the oxide film 10 in which the contact hole is formed and planarized to form a plug 11 positioned in the contact hole.
그 다음, 도1d에 도시한 바와 같이 상기 산화막(10)과 플러그(11)의 상부전면에 금속을 증착하고 사진식각공정을 통해 패터닝하여 상기 플러그(11)에 접속되는 외부배선(12)을 형성한다.Next, as illustrated in FIG. 1D, a metal is deposited on the upper surface of the oxide film 10 and the plug 11 and patterned through a photolithography process to form an external wiring 12 connected to the plug 11. do.
상기한 바와 같이 종래 반도체 장치의 내부배선 형성방법은 내부배선과 드레인전극을 형성한 후, 상기 드레인전극과 외부배선의 연결을 위한 플러그를 형성하기 위해 산화막 증착 및 콘택홀 형성공정을 사용하여 공정단계가 많아짐과 아울러 그 플러그 형성을 위한 콘택홀 형성시 마스크의 오정렬(MISS ALIGN)이 발생할 수 있어 반도체 장치의 신뢰성이 저하되는 문제점과 아울러 게이트의 저항을 낮추기 위해 실리사이드를 형성하는 과정에서 반도체 장치의 모든 영역에 그 실리사이드가 균일하게 형성되지 않아 게이트 저항에 대한 신뢰성이 저하되는 문제점이 있었다.As described above, in the method of forming an internal wiring of a conventional semiconductor device, after forming an internal wiring and a drain electrode, a process step using an oxide film deposition and a contact hole forming process to form a plug for connecting the drain electrode and the external wiring. In addition, the misalignment of the mask (MISS ALIGN) may occur when forming the contact hole for the plug formation, and the reliability of the semiconductor device is deteriorated. In addition, all of the semiconductor devices are formed in the process of forming silicide to lower the resistance of the gate. Since the silicide is not uniformly formed in the region, there is a problem that the reliability of the gate resistance is lowered.
이와 같은 문제점을 감안한 본 발명은 내부배선과 드레인전극을 형성하는 과정을 분리하여 공정단계를 단순화하며, 게이트저항을 감소시키는 반도체 장치의 내부배선 형성방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of forming internal wirings of a semiconductor device, which simplifies the process steps by separating the processes of forming internal wirings and drain electrodes and reduces gate resistance.
도1a 내지 도1d는 종래 반도체 장치의 내부배선 제조공정 수순단면도.1A to 1D are cross-sectional views of a process for manufacturing internal wirings of a conventional semiconductor device.
도2a 내지 도2f는 본 발명 반도체 장치의 내부배선 제조공정 수순단면도.2A to 2F are cross-sectional views of an internal wiring manufacturing process of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:게이트1: Substrate 2: Gate
3:소스 4:드레인3: source 4: drain
5:측벽 6:실리사이드5: side wall 6: silicide
7,10:산화막 8:내부배선7,10: oxide film 8: internal wiring
9:드레인전극 12:외부배선9: drain electrode 12: external wiring
상기와 같은 목적은 기판에 게이트, 게이트측벽, 소스 및 드레인을 포함하는 모스 트랜지스터를 제조하는 모스 트랜지스터 형성단계와; 상기 모스 트랜지스터의 상부전면에 산화막을 증착하고 평탄화하여 상기 모스 트랜지스터의 게이트를 노출시킨 후, 노출된 게이트의 상부일부를 식각하는 게이트 박막화단계와; 사진식각공정을 통해 상기 게이트와 소스의 사이에 위치한 게이트측벽의 높이를 낮춤과 아울러 상기 소스의 일부영역을 노출시키는 내부배선 위치설정단계와; 상기 게이트, 노출된 게이트 측벽 및 소스의 상부에 내부배선을 형성하는 내부배선 형성단계와; 상기 산화막을 제거하고, 소스의 상부일부영역 및 드레인의 상부전면에 실리사이드를 형성하고, 그 드레인의 상부에 형성된 실리사이드에 연결되는 드레인전극 및 그 드레인전극에 접속되는 외부배선을 형성하는 드레인전극 형성단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a MOS transistor forming step of manufacturing a MOS transistor comprising a gate, a gate side wall, a source and a drain on the substrate; Depositing and planarizing an oxide film on an upper surface of the MOS transistor to expose the gate of the MOS transistor, and then etching a portion of the exposed gate; An internal wiring positioning step of lowering the height of the gate side wall positioned between the gate and the source through a photolithography process and exposing a portion of the source; An internal wiring forming step of forming an internal wiring on the gate, the exposed gate sidewall and the source; Removing the oxide layer, forming a silicide on an upper portion of the source and an upper surface of the drain, and forming a drain electrode connected to the silicide formed on the drain and an external wiring connected to the drain electrode; It is achieved by the configuration as described in detail with reference to the accompanying drawings, the present invention as follows.
도2a 내지 도2e는 본 발명 반도체 장치의 내부배선의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 게이트(2), 소스(3) 및 드레인(4)과 측벽(5)을 포함하는 모스 트랜지스터를 형성하고, 그 모스 트랜지스터의 상부전면에 산화막(7)을 증착하고, 평탄화하여 상기 게이트(2)의 상부를 노출시키는 단계(도2a)와; 상기 노출된 게이트(2)의 상부일부를 식각하는 단계(도2b)와; 상기 게이트(2)와 소스(3)사이의 측벽(5)과 상기 소스(3)의 상부일부에 증착된 산화막(7)을 노출시키는 포토레지스트(PR) 패턴을 형성하고, 그 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 측벽(5)의 상부일부를 식각하여 측벽(5)의 높이를 낮추고, 상기 노출된 산화막(7)을 식각하여 그 하부의 소스(3)를 노출시키는 단계(도2c)와; 상기 산화막(7)과 노출된 소스(3) 및 게이트(2)의 상부전면에 텅스텐을 증착하고, 평탄화하여 상기 소스(3)와 게이트(2)를 연결하는 내부배선(8)을 형성하고, 상기 산화막(7)을 제거하는 단계(도2d)와; 상기 산화막(7)의 제거로 노출되는 소스(3)와 드레인(4)의 상부에 실리사이드(6)를 형성하는 단계(도2e)와; 상기 구조의 상부전면에 산화막(10)을 증착하고, 사진식각공정을 통해 상기 드레인(4)의 상부에 형성한 실리사이드(6)의 일부를 노출시키는 콘택홀을 형성하고, 그 콘택홀 내에 위치하는 드레인전극(9)을 형성하고, 상기 산화막(10)의 상부에 금속을 증착하고 패터닝하여 상기 드레인전극(9)에 접속되는 외부배선(12)을 형성하는 단계(도2f)로 구성된다.2A to 2E are cross-sectional views of a process for manufacturing internal wiring of the semiconductor device according to the present invention. As shown therein, a gate 2, a source 3, a drain 4, and a sidewall 5 are disposed on a substrate 1. Forming a MOS transistor including a deposited oxide film and depositing an oxide film on the upper surface of the MOS transistor and planarizing the exposed upper portion of the gate (FIG. 2A); Etching an upper portion of the exposed gate 2 (FIG. 2B); A photoresist (PR) pattern is formed to expose the sidewall 5 between the gate 2 and the source 3 and the oxide film 7 deposited on the upper portion of the source 3, and the photoresist PR Etching a portion of the exposed sidewall 5 by lowering the height of the sidewall 5 and etching the exposed oxide layer 7 by etching an upper portion of the exposed sidewall 5. Exposing (FIG. 2C); Tungsten is deposited on the oxide film 7 and the upper surfaces of the exposed source 3 and the gate 2 and planarized to form internal wirings 8 connecting the source 3 and the gate 2 to each other. Removing the oxide film (FIG. 2D); Forming silicide (6) on top of the source (3) and drain (4) exposed by removal of the oxide film (FIG. 2E); Depositing an oxide film 10 on the upper surface of the structure, forming a contact hole exposing a part of the silicide 6 formed on the drain 4 through a photolithography process, and being located in the contact hole. A drain electrode 9 is formed, and a metal is deposited and patterned on the oxide film 10 to form an external wiring 12 connected to the drain electrode 9 (FIG. 2F).
이하, 상기와 같이 구성된 종래 반도체 장치의 내부배선 형성방법을 좀 더 상세히 설명한다.Hereinafter, the internal wiring forming method of the conventional semiconductor device configured as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 게이트산화막과 다결정실리콘을 증착하고, 패터닝하여 게이트(2)를 형성하고, 저농도 불순물 이온주입, 질화막 증착 및 건식식각, 고농도 불순물 이온주입공정을 통해 상기 게이트(2)의 측면에 측벽(5)을 형성하고, LDD구조의 소스(3) 및 드레인(4)을 형성한다.First, as shown in FIG. 2A, a gate oxide film and polysilicon are deposited on the substrate 1 and patterned to form a gate 2. The sidewall 5 is formed on the side of the gate 2 through the process, and the source 3 and the drain 4 of the LDD structure are formed.
그 다음, 상기 게이트(2), 측벽(5), 소스(3) 및 드레인(4)의 상부전면에 산화막(7)을 증착하고, 평탄화하여 상기 게이트(2)의 상부면을 노출시킨다.Next, an oxide film 7 is deposited on the top surfaces of the gate 2, the sidewall 5, the source 3, and the drain 4, and planarized to expose the top surface of the gate 2.
그 다음, 도2b에 도시한 바와 같이 상기 노출된 게이트(2)의 상부를 전체 게이트(2) 두께의 약 60%정도를 식각하여 게이트(2)의 두께를 종래에 비해 얇게 형성한다.Next, as shown in FIG. 2B, the upper portion of the exposed gate 2 is etched about 60% of the thickness of the entire gate 2 to form a thinner thickness of the gate 2 than in the prior art.
그 다음, 도2c에 도시한 바와 같이 상기 게이트(2)와 산화막(7)의 상부에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 게이트(2)와 소스(3)의 사이에 위치하는 측벽(5)과 상기 게이트(2)에 인접한 소스(3)의 상부일부에 위치하는 산화막(7)을 노출시키는 포토레지스트(PR) 패턴을 형성한다.Then, as shown in FIG. 2C, photoresist PR is applied on the gate 2 and the oxide film 7, and is exposed and developed to be positioned between the gate 2 and the source 3. A photoresist (PR) pattern is formed to expose the sidewall 5 and the oxide film 7 positioned on an upper portion of the source 3 adjacent to the gate 2.
그 다음, 상기 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 측벽(5)의 상부일부를 식각하여 측벽(5)의 높이를 낮추고, 상기 노출된 산화막(7)을 식각하여 그 하부에 위치하는 소스(3)의 일부를 노출시킨다.Next, the upper portion of the exposed sidewall 5 is etched by using the photoresist PR pattern as an etching mask to lower the height of the sidewall 5, and the exposed oxide layer 7 is etched. To expose a portion of the source 3 located below it.
그 다음, 도2d에 도시한 바와 같이 상기 산화막(7)과 노출된 소스(3) 및 게이트(2)의 상부전면에 베리어 금속과 텅스텐을 증착하고, 평탄화하여 상기 산화막(7)을 노출시켜 상기 소스(3)와 게이트(2)를 연결하는 내부배선(8)을 형성한다.Next, as shown in FIG. 2D, a barrier metal and tungsten are deposited on the oxide film 7, the upper surfaces of the exposed source 3 and the gate 2, and planarized to expose the oxide film 7. An internal wiring 8 connecting the source 3 and the gate 2 is formed.
그 다음, 상기 산화막(7)을 제거하여 상기 소스(3)의 일부와 드레인(4)의 상부를 노출시킨다.The oxide film 7 is then removed to expose a portion of the source 3 and the top of the drain 4.
그 다음, 도2e에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 열처리하여 실리콘 영역인 상기 노출된 소스(3)와 드레인(4)의 상부에 실리사이드(6)를 형성한다.Then, as shown in FIG. 2E, a metal is deposited on the upper surface of the structure and heat treated to form silicide 6 on top of the exposed source 3 and drain 4, which are silicon regions.
그 다음, 도2f에 도시한 바와 같이 상기 구조의 상부전면에 산화막(10)을 증착하고, 사진식각공정을 통해 상기 드레인(4)의 상부에 형성한 실리사이드(6)의 일부를 노출시키는 콘택홀을 형성하고, 그 콘택홀 내에 위치하는 드레인전극(9)을 형성하고, 상기 산화막(10)의 상부에 금속을 증착하고 패터닝하여 상기 드레인전극(9)에 접속되는 외부배선(12)을 형성한다.Next, as shown in FIG. 2F, an oxide layer 10 is deposited on the upper surface of the structure, and a contact hole exposing a part of the silicide 6 formed on the drain 4 through a photolithography process. And a drain electrode 9 positioned in the contact hole, and depositing and patterning a metal on the oxide film 10 to form an external wiring 12 connected to the drain electrode 9. .
상기한 바와 같이 본 발명은 내부배선 형성과정 드레인전극형성과정을 분리하여 마스크의 오정렬이 발생함을 줄여 반도체 장치의 신뢰성을 향상시킴과 아울러 공정을 단순화하는 효과가 있으며, 게이트를 상대적으로 낮게 형성하고 텅스텐 패턴을 이용하여 그 낮은 게이트와 소스를 직접접속하여 게이트 저항을 낮춰 반도체 장치의 특성을 향상시키는 효과가 있다.As described above, the present invention reduces the misalignment of the mask by separating the internal wiring forming process and the drain electrode forming process, thereby improving the reliability of the semiconductor device and simplifying the process. Using a tungsten pattern directly connects the low gate and the source to lower the gate resistance, thereby improving the characteristics of the semiconductor device.
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