KR100475135B1 - Method for Forming Contact of Semiconductor Device - Google Patents

Method for Forming Contact of Semiconductor Device Download PDF

Info

Publication number
KR100475135B1
KR100475135B1 KR10-2000-0045054A KR20000045054A KR100475135B1 KR 100475135 B1 KR100475135 B1 KR 100475135B1 KR 20000045054 A KR20000045054 A KR 20000045054A KR 100475135 B1 KR100475135 B1 KR 100475135B1
Authority
KR
South Korea
Prior art keywords
forming
interlayer insulating
semiconductor substrate
gate electrode
region
Prior art date
Application number
KR10-2000-0045054A
Other languages
Korean (ko)
Other versions
KR20020011647A (en
Inventor
박반석
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR10-2000-0045054A priority Critical patent/KR100475135B1/en
Publication of KR20020011647A publication Critical patent/KR20020011647A/en
Application granted granted Critical
Publication of KR100475135B1 publication Critical patent/KR100475135B1/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 게이트 전극의 오버에치(over-etch)를 방지하는데 적합한 반도체 소자의 콘택 형성방법에 관한 것으로서, 반도체 기판에 필드영역 및 활성영역을 정의하는 필드 산화막을 형성하는 단계와, 상기 반도체 기판의 일정영역에 게이트 절연막과 게이트 전극을 적층하여 형성하는 단계와, 상기 게이트 전극 양측의 상기 활성영역의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하고 이를 평탄화시키는 단계와, 상기 소오스 영역 및 드레인 영역이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀에 전도성 물질을 매립하여 제 1 콘택 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 평탄화시키는 단계와, 상기 게이트 전극 및 상기 제 1 콘택 플러그가 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀에 전도성 물질을 매립하여 제 2 콘택 플러그를 형성하는 단계를 포함하여 형성한다.The present invention relates to a method for forming a contact of a semiconductor device suitable for preventing over-etch of a gate electrode, comprising the steps of: forming a field oxide film defining a field region and an active region on a semiconductor substrate; Forming a gate insulating film and a gate electrode on a predetermined region of the semiconductor substrate; forming a source region and a drain region on the semiconductor substrate of the active region on both sides of the gate electrode; and forming a first interlayer insulating layer on the entire surface of the semiconductor substrate. Forming a planar contact layer and planarizing the same, forming a first contact hole by selectively removing the first interlayer insulating layer so that the source region and the drain region are partially exposed, and filling a conductive material in the first contact hole. Forming a first contact plug, and forming a second insulating interlayer on an entire surface of the semiconductor substrate And planarization thereof, selectively removing the second interlayer insulating layer to expose the gate electrode and the first contact plug to form a second contact hole, and filling a conductive material in the second contact hole. And forming a second contact plug.

Description

반도체 소자의 콘택 형성방법{Method for Forming Contact of Semiconductor Device}Method for forming a contact of a semiconductor device {Method for Forming Contact of Semiconductor Device}

본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 게이트 전극의 오버에치(Over-etch)를 방지하는데 적합한 반도체 소자의 콘택 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a contact for a semiconductor device suitable for preventing over-etch of a gate electrode.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.Hereinafter, a method for forming a contact of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 반도체 소자의 콘택 제조공정 단면도이다.1A to 1D are cross-sectional views of a conventional semiconductor device manufacturing process.

우선, 도 1a에 도시된 바와 같이 반도체 기판(11)에 LOCOS 공정으로 필드 산화막(12)을 형성하여 필드영역 및 활성영역을 정의한다.First, as shown in FIG. 1A, a field oxide film 12 is formed on a semiconductor substrate 11 by a LOCOS process to define a field region and an active region.

그리고, 상기 반도체 기판(11)의 전면에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)상에 게이트용 폴리 실리콘막을 증착한다.A gate oxide film 13 is formed on the entire surface of the semiconductor substrate 11, and a gate polysilicon film is deposited on the gate oxide film 13.

이어, 포토 및 식각 공정으로 상기 반도체 기판(11)의 일정영역에만 남도록 상기 게이트 산화막(13)과 게이트용 폴리 실리콘막을 선택적으로 제거하여 게이트 전극(14)을 형성한다.Subsequently, the gate oxide layer 13 and the gate polysilicon layer are selectively removed so as to remain only in a predetermined region of the semiconductor substrate 11 by photo and etching processes to form the gate electrode 14.

그리고, 상기 게이트 전극(14) 양측의 상기 활성영역의 반도체 기판(11)에 불순물 이온을 주입하여 소오스 영역(15a) 및 드레인 영역(15b)을 형성한다.The source region 15a and the drain region 15b are formed by implanting impurity ions into the semiconductor substrate 11 of the active region on both sides of the gate electrode 14.

그리고, 도 1b에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 층간 절연막(16)을 증착하고, CMP(Chemical Mechanical Polishing) 공정으로 상기 층간 절연막(16)의 표면을 평탄화시킨다.1B, an interlayer insulating layer 16 is deposited on the entire surface of the semiconductor substrate 11, and the surface of the interlayer insulating layer 16 is planarized by a chemical mechanical polishing (CMP) process.

이때, 상기 층간 절연막(16)은 반도체 소자의 서로 다른 층을 완전히 절연시킬 수 있을 정도의 충분히 두꺼운 두께로 산화막을 증착하여 형성한다.At this time, the interlayer insulating film 16 is formed by depositing an oxide film with a thickness thick enough to completely insulate the different layers of the semiconductor device.

그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)의 전면에 포토레지스트(17)를 도포한 후, 노광 및 현상 공정으로 상기 게이트 전극(14)과 상기 소오스 영역(15a)및 드레인 영역(15b) 상부의 상기 층간 절연막(16)이 소정 부분 노출되도록 상기 포토레지스트(17)를 패터닝한다.1C, the photoresist 17 is applied to the entire surface of the semiconductor substrate 11, and then the gate electrode 14, the source region 15a, and the drain region ( 15b) The photoresist 17 is patterned to expose a predetermined portion of the interlayer insulating layer 16 thereon.

이어, 상기 패터닝된 포토레지스트(17)를 마스크로 이용하여 게이트 전극(14)과 소오스 영역(15a) 및 드레인 영역(15b)이 소정부분 노출되도록 상기 층간 절연막(16)을 식각하여 콘택홀(18)을 형성하고, 상기 포토레지스트(17)를 제거한다.Subsequently, the interlayer insulating layer 16 is etched using the patterned photoresist 17 as a mask to expose a predetermined portion of the gate electrode 14, the source region 15a, and the drain region 15b. ), And the photoresist 17 is removed.

그리고, 도 1d에 도시된 바와 같이 상기 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 텅스텐(W)막을 증착하고, 상기 콘택홀(18) 내부에만 남도록 상기 텅스텐막을 에치백(Etch-back)하여 상기 게이트 전극(14)과 소오스 영역(15a) 및 드레인 영역(15b)에 전기적으로 연결되는 콘택 플러그(19)를 형성한다.As shown in FIG. 1D, a tungsten (W) film is deposited on the entire surface of the semiconductor substrate 11 including the contact hole 18, and the tungsten film is etched back so as to remain only inside the contact hole 18. and a contact plug 19 electrically connected to the gate electrode 14, the source region 15a, and the drain region 15b.

이어, 상기 반도체 기판(11)의 전면에 금속을 증착하여 상기 콘택 플러그(19)와 전기적으로 연결되는 메탈라인(20)을 형성하여 종래의 반도체 소자의 콘택을 완성한다.Subsequently, metal is deposited on the entire surface of the semiconductor substrate 11 to form a metal line 20 electrically connected to the contact plug 19 to complete the contact of the conventional semiconductor device.

그러나, 상기와 같은 종래의 반도체 소자의 콘택 형성방법은 다음과 같은 문제점이 있다.However, the conventional method for forming a contact of a semiconductor device as described above has the following problems.

첫째, 한꺼번에 두껍게 산화막을 증착한 이후에 이를 평탄화시키어 층간 절연 형성하므로써 상기 산화막의 두꺼운 두께로 인하여 평탄화 공정을 거친 후에도 단차가 존재한다.First, since the oxide film is thickly deposited at the same time and then planarized to form interlayer insulation, there is a step even after the planarization process due to the thick thickness of the oxide film.

둘째, 게이트 전극을 노출시키는 콘택홀을 소오스 영역 및 드레인 영역을 노출시키는 콘택홀과 함께 형성하므로써 상기 게이트 전극 상부의 층간 절연막과 상기 소오스 영역 및 드레인 영역 상부의 층간 절연막간의 두께 차이로 인하여 상기 층간 절연막에 콘택홀을 형성하기 위한 식각 공정에서 상기 게이트 전극 물질인 폴리 실리콘이 오버에치되어 게이트 전극의 면저항이 증가된다.Second, since the contact hole exposing the gate electrode is formed together with the contact hole exposing the source region and the drain region, the interlayer insulating layer is formed due to the difference in thickness between the interlayer insulating layer on the gate electrode and the interlayer insulating layer on the source region and the drain region. In the etching process for forming a contact hole in the polysilicon, the gate electrode material is overetched to increase the sheet resistance of the gate electrode.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 게이트 전극의 오버에치(over-etch)를 방지하여 면저항을 감소시키고, 평탄도를 개선하는데 적합한 반도체 소자의 콘택 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, to provide a method for forming a contact of a semiconductor device suitable for reducing sheet resistance and improving flatness by preventing over-etch of the gate electrode. There is this.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 콘택 형성방법은 반도체 기판에 필드영역 및 활성영역을 정의하는 필드 산화막을 형성하는 단계와, 상기 반도체 기판의 일정영역에 게이트 절연막과 게이트 전극을 적층하여 형성하는 단계와, 상기 게이트 전극 양측의 상기 활성영역의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하고 이를 평탄화시키는 단계와, 상기 소오스 영역 및 드레인 영역이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀에 전도성 물질을 매립하여 제 1 콘택 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 평탄화시키는 단계와, 상기 게이트 전극 및 상기 제 1 콘택 플러그가 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계와, 상기 제 2 콘택홀에 전도성 물질을 매립하여 제 2 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 한다.The contact forming method of the semiconductor device of the present invention for achieving the above object is to form a field oxide film defining a field region and an active region in the semiconductor substrate, and a gate insulating film and a gate electrode in a predetermined region of the semiconductor substrate Stacking, forming a source region and a drain region in the semiconductor substrate of the active region on both sides of the gate electrode, forming a first interlayer insulating film on the entire surface of the semiconductor substrate, and planarizing it; Selectively removing the first interlayer insulating layer to expose a portion of the source region and the drain region to form a first contact hole; forming a first contact plug by filling a conductive material in the first contact hole; Forming and planarizing a second interlayer insulating film on the entire surface of the semiconductor substrate; Selectively removing the second interlayer insulating layer to expose the gate electrode and the first contact plug to form a second contact hole, and filling the second contact hole with a conductive material to form a second contact plug. Characterized in that it comprises a step.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 콘택 형성방법을 설명하면 다음과 같다.Hereinafter, a method for forming a contact of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 제조공정 단면도이다.2A through 2F are cross-sectional views illustrating a process for manufacturing a contact of a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체 기판(21)에 국부산화(LOCOS) 공정으로 활성영역 및 필드영역을 정의하는 필드 산화막(22)을 형성한다. As shown in FIG. 2A, a field oxide film 22 defining an active region and a field region is formed on a semiconductor substrate 21 by a local oxidation (LOCOS) process.

그리고, 상기 반도체 기판(21)의 전면에 게이트 산화막(23)과 게이트 전극용 폴리 실리콘막을 차례로 형성한 후에 포토 및 식각 공정으로 상기 반도체 기판(21)의 일정영역에만 남도록 상기 폴리 실리콘막과 게이트 산화막(23)을 선택적으로 제거하여 게이트 전극(24)을 형성한다.After the gate oxide layer 23 and the polysilicon layer for the gate electrode are sequentially formed on the entire surface of the semiconductor substrate 21, the polysilicon layer and the gate oxide layer remain only in a predetermined region of the semiconductor substrate 21 by a photo and etching process. The gate electrode 24 is formed by selectively removing the 23.

이어, 상기 게이트 전극(24)을 마스크로 이용하여 상기 활성영역의 반도체 기판(21)에 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 상기 반도체 기판(21)에 소오스 영역(25a) 및 드레인 영역(25b)을 형성한다.Subsequently, impurity ions are implanted into the semiconductor substrate 21 in the active region using the gate electrode 24 as a mask, so that the source region 25a and the drain are formed in the semiconductor substrate 21 on both sides of the gate electrode 24. The area 25b is formed.

그리고, 도 2b에 도시된 바와 같이 상기 반도체 기판(21)의 전면에 제 1 층간 절연막(26)을 증착하고 CMP(Chemical Mechanical Polishing) 공정을 통하여 상기 제 1 층간 절연막(26)을 평탄화시킨다.As shown in FIG. 2B, the first interlayer insulating layer 26 is deposited on the entire surface of the semiconductor substrate 21, and the first interlayer insulating layer 26 is planarized through a chemical mechanical polishing (CMP) process.

여기에서 상기 제 1 층간 절연막(26)은 상기 게이트 전극(24)의 상부를 약간 덮을 정도의 두께로 산화막을 증착하여 형성한다.The first interlayer insulating layer 26 is formed by depositing an oxide film to a thickness that slightly covers the upper portion of the gate electrode 24.

그리고, 도 2c에 도시된 바와 같이 상기 제 1 층간 절연막(26)상에 제 1 포토레지스트(27)를 도포한 후에 노광 및 현상 공정으로 상기 소오스 영역(25a) 및 드레인 영역(25b) 상부의 상기 제 1 층간 절연막(26)이 소정 부분 노출되도록 상기 제 1 포토레지스트(27)를 패터닝한다.As shown in FIG. 2C, after the first photoresist 27 is applied onto the first interlayer insulating layer 26, the upper portion of the source region 25a and the drain region 25b may be formed in an exposure and development process. The first photoresist 27 is patterned such that the first interlayer insulating layer 26 is partially exposed.

이어, 상기 패터닝된 제 1 포토레지스트(27)를 마스크로 이용하여 상기 노출된 제 1 층간 절연막(26)을 식각하여 그 하부의 소오스 영역(25a) 및 드레인 영역(25b)을 소정부분 노출시키는 제 1 콘택홀(28)을 형성하고, 상기 제 1 포토레지스트(27)를 제거한다.Subsequently, the exposed first interlayer insulating layer 26 is etched using the patterned first photoresist 27 as a mask to expose a portion of the source region 25a and the drain region 25b below. One contact hole 28 is formed, and the first photoresist 27 is removed.

그리고, 도 2d에 도시된 바와 같이, 상기 제 1 콘택홀(28)을 포함한 반도체 기판(21)의 전면에 텅스텐(W)막을 증착하고, 상기 제 1 콘택홀(28) 내부에만 남도록 상기 텅스텐막을 에치백(Etch-back)하여 상기 소오스 영역(25a) 및 드레인 영역(25b)에 전기적으로 연결되는 제 1 콘택 플러그(29)를 형성한다.As shown in FIG. 2D, a tungsten (W) film is deposited on the entire surface of the semiconductor substrate 21 including the first contact hole 28, and the tungsten film is left so as to remain only inside the first contact hole 28. Etch-back is formed to form a first contact plug 29 electrically connected to the source region 25a and the drain region 25b.

그리고, 상기 반도체 기판(21)의 전면에 제 2 층간 절연막(30)을 증착하고 CMP 공정으로 상기 제 2 층간 절연막(30)을 평탄화시킨다.A second interlayer insulating film 30 is deposited on the entire surface of the semiconductor substrate 21 and the second interlayer insulating film 30 is planarized by a CMP process.

그리고, 도 2e에 도시된 바와 같이 상기 제 2 층간 절연막(30)상에 제 2 포토레지스트(31)를 도포하고, 노광 및 현상 공정으로 상기 제 1 콘택 플러그(29) 및 상기 게이트 전극(24) 상부의 상기 제 2 층간 절연막(30)이 소정 부분 노출되도록 상기 제 2 포토레지스트(31)를 패터닝한다.As shown in FIG. 2E, a second photoresist 31 is coated on the second interlayer insulating layer 30, and the first contact plug 29 and the gate electrode 24 are exposed and developed. The second photoresist 31 is patterned to expose a predetermined portion of the second interlayer insulating layer 30 thereon.

이어, 상기 패터닝된 제 2 포토레지스트(31)를 마스크로 이용하여 하부의 제 1 콘택 플러그(29) 및 게이트 전극(24)의 표면이 노출되도록 상기 제 2 층간 절연막(30)과 제 1 층간 절연막(26)을 선택적으로 식각하여 제 2 콘택홀(32)을 형성하고, 상기 제 2 포토레지스트(31)를 제거한다.Subsequently, the second interlayer insulating layer 30 and the first interlayer insulating layer are exposed using the patterned second photoresist 31 as a mask so that the surfaces of the lower first contact plug 29 and the gate electrode 24 are exposed. The second contact hole 32 is formed by selectively etching the 26, and the second photoresist 31 is removed.

그리고, 도 2f에 도시된 바와 같이 상기 제 2 콘택홀(32)을 포함한 반도체 기판(21)의 전면에 텅스텐(W)막을 증착하고 상기 제 2 콘택홀(32)의 내부에만 남도록 상기 텅스텐막을 에치백하여 상기 게이트 전극(24) 및 제 1 콘택 플러그(29)와 전기적으로 연결되는 제 2 콘택 플러그(33)를 형성한다.As shown in FIG. 2F, a tungsten (W) film is deposited on the entire surface of the semiconductor substrate 21 including the second contact hole 32, and the tungsten film is deposited so as to remain only inside the second contact hole 32. The second contact plug 33 is electrically connected to the gate electrode 24 and the first contact plug 29.

그리고, 상기 반도체 기판(21)의 전면에 금속을 증착하여 상기 제 2 콘택 플러그(33)와 연결되는 메탈라인(34)을 형성하여 본 발명에 따른 반도체 소자의 콘택을 완성한다.Then, metal is deposited on the entire surface of the semiconductor substrate 21 to form a metal line 34 connected to the second contact plug 33 to complete the contact of the semiconductor device according to the present invention.

상기와 같은 본 발명의 반도체 소자의 콘택 형성방법은 다음과 같은 효과가 있다.The method of forming a contact of the semiconductor device of the present invention as described above has the following effects.

첫째, 제 1 콘택홀을 게이트 전극상의 제 1 층간 절연막에는 형성하지 않고 소오스 영역 및 드레인 영역상의 제 1 층간 절연막에만 형성하므로써 콘택홀 하부 물질의 식각 선택비가 동일하므로 콘택홀 형성 공정을 보다 용이하게 실시할 수 있다.First, since the first contact hole is not formed in the first interlayer insulating film on the gate electrode but only in the first interlayer insulating film on the source region and the drain region, the etching selectivity of the material under the contact hole is the same, thus making the contact hole forming process easier. can do.

둘째, 2회에 걸쳐서 층간 절연막의 평탄화 작업을 수행하므로써 층간 절연막의 평탄도를 개선시킬 수 있다.Second, the flatness of the interlayer insulating film can be improved by performing planarization of the interlayer insulating film twice.

셋째, 제 2 층간 절연막을 형성하기 이전에 제 1 층간 절연막을 형성하여 게이트 전극 상부의 제 2 층간 절연막과 소오스 영역 및 드레인 영역 상부의 제 2 층간 절연막의 단차를 줄이므로써 제 2 층간 절연막에 제 2 콘택홀을 형성할 때 단차로 인한 상기 게이트 전극의 오버에치를 방지할 수 있으므로 게이트 전극의 면저항을 개선시킬 수 있다.Third, before forming the second interlayer insulating film, the first interlayer insulating film is formed to reduce the step difference between the second interlayer insulating film on the gate electrode and the second interlayer insulating film on the source region and the drain region. When forming the second contact hole, the over-etching of the gate electrode due to the step can be prevented, thereby improving the sheet resistance of the gate electrode.

넷째, 2회에 걸쳐서 텅스텐막을 에치백하므로써 콘택 플러그의 평탄도를 개선시킬 수 있다.Fourth, the flatness of the contact plug can be improved by etching back the tungsten film twice.

도 1a 내지 도 1d는 종래의 반도체 소자의 콘택 제조공정 단면도1A to 1D are cross-sectional views of a process for manufacturing a conventional semiconductor device

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 제조공정 단면도2A through 2F are cross-sectional views illustrating a process for manufacturing a contact of a semiconductor device according to an embodiment of the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

21 : 반도체 기판 22 : 필드 산화막21 semiconductor substrate 22 field oxide film

23 : 게이트 산화막 24 : 게이트 전극 23 gate oxide film 24 gate electrode

25a : 소오스 영역 25b : 드레인 영역25a: source region 25b: drain region

26 : 제 1 층간 절연막 27 : 제 1 포토레지스트 26: first interlayer insulating film 27: first photoresist

28 : 제 1 콘택홀 29 : 제 1 콘택 플러그28: first contact hole 29: first contact plug

30 : 제 2 층간 절연막 31 : 제 2 포토레지스트30 second interlayer insulating film 31 second photoresist

32 : 제 2 콘택홀 33 : 제 2 콘택 플러그32: second contact hole 33: second contact plug

34 : 메탈라인34 metal line

Claims (3)

반도체 기판에 필드영역 및 활성영역을 정의하는 필드 산화막을 형성하는 단계;Forming a field oxide film defining a field region and an active region on a semiconductor substrate; 상기 반도체 기판의 일정영역에 게이트 절연막과 게이트 전극을 적층하여 형성하는 단계;Stacking and forming a gate insulating film and a gate electrode in a predetermined region of the semiconductor substrate; 상기 게이트 전극 양측의 상기 활성영역의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계;Forming a source region and a drain region on the semiconductor substrate of the active region on both sides of the gate electrode; 상기 반도체 기판의 전면에 제 1 층간 절연막을 형성하고 이를 평탄화시키는 단계;Forming a first interlayer insulating film on the entire surface of the semiconductor substrate and planarizing it; 상기 소오스 영역 및 드레인 영역이 소정 부분 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 제 1 콘택홀을 형성하는 단계;Selectively removing the first interlayer insulating layer so that the source region and the drain region are partially exposed to form a first contact hole; 상기 제 1 콘택홀에 전도성 물질을 매립하여 제 1 콘택 플러그를 형성하는 단계;Embedding a conductive material in the first contact hole to form a first contact plug; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 평탄화시키는 단계;Forming and planarizing a second interlayer insulating film on the entire surface of the semiconductor substrate; 상기 게이트 전극 및 상기 제 1 콘택 플러그가 노출되도록 상기 제 2 층간 절연막을 선택적으로 제거하여 제 2 콘택홀을 형성하는 단계;Selectively removing the second interlayer insulating layer to expose the gate electrode and the first contact plug to form a second contact hole; 상기 제 2 콘택홀에 전도성 물질을 매립하여 제 2 콘택 플러그를 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.And forming a second contact plug by filling a second conductive hole in the second contact hole. 제 1항에 있어서, 제 1 층간 절연막은 상기 게이트 전극의 상부를 약간 덮을 정도의 두께로 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.The method of claim 1, wherein the first interlayer insulating layer is formed to have a thickness that slightly covers an upper portion of the gate electrode. 제 1항에 있어서, 상기 제 1 층간 절연막 및 제 2 층간 절연막은 산화막으로 형성함을 특징으로 하는 반도체 소자의 콘택 형성방법.The method of claim 1, wherein the first interlayer insulating film and the second interlayer insulating film are formed of an oxide film.
KR10-2000-0045054A 2000-08-03 2000-08-03 Method for Forming Contact of Semiconductor Device KR100475135B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045054A KR100475135B1 (en) 2000-08-03 2000-08-03 Method for Forming Contact of Semiconductor Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0045054A KR100475135B1 (en) 2000-08-03 2000-08-03 Method for Forming Contact of Semiconductor Device

Publications (2)

Publication Number Publication Date
KR20020011647A KR20020011647A (en) 2002-02-09
KR100475135B1 true KR100475135B1 (en) 2005-03-08

Family

ID=19681598

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0045054A KR100475135B1 (en) 2000-08-03 2000-08-03 Method for Forming Contact of Semiconductor Device

Country Status (1)

Country Link
KR (1) KR100475135B1 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005635A (en) * 1996-06-29 1998-03-30 김주용 METHOD FOR FORMING MULTILAYER METAL WIRING OF SEMICONDUCTOR
KR100196018B1 (en) * 1994-12-06 1999-06-15 포만 제프리 엘 Method for electrically connect of separated devices
KR19990074897A (en) * 1998-03-16 1999-10-05 윤종용 Semiconductor device and manufacturing method
KR20000027929A (en) * 1998-10-29 2000-05-15 김영환 Method for manufacturing semiconductor devices
KR20010004551A (en) * 1999-06-29 2001-01-15 김영환 Method of manufacture semiconductor integrated device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100196018B1 (en) * 1994-12-06 1999-06-15 포만 제프리 엘 Method for electrically connect of separated devices
KR980005635A (en) * 1996-06-29 1998-03-30 김주용 METHOD FOR FORMING MULTILAYER METAL WIRING OF SEMICONDUCTOR
KR19990074897A (en) * 1998-03-16 1999-10-05 윤종용 Semiconductor device and manufacturing method
KR20000027929A (en) * 1998-10-29 2000-05-15 김영환 Method for manufacturing semiconductor devices
KR20010004551A (en) * 1999-06-29 2001-01-15 김영환 Method of manufacture semiconductor integrated device

Also Published As

Publication number Publication date
KR20020011647A (en) 2002-02-09

Similar Documents

Publication Publication Date Title
KR100469913B1 (en) Manufacturing method for semiconductor device
KR100264773B1 (en) Method of manufacturing a semiconductor device having self aligned contact hole
KR100475135B1 (en) Method for Forming Contact of Semiconductor Device
KR100806838B1 (en) contact of semiconductor device and method for fabricating the same
KR100732272B1 (en) Method for fabricating semiconductor device
KR100269277B1 (en) Manufacturing method of semiconductor memory device
KR100280521B1 (en) Semiconductor device and manufacturing method
KR100506050B1 (en) Contact formation method of semiconductor device
KR20010056884A (en) Method for forming bit line contact of semiconductor
KR100213203B1 (en) Semiconductor device with contact hole and process for fabricating the same
KR100313604B1 (en) Method of planarizing an insulating layer in semiconductor devices
KR100265830B1 (en) Method for forming contact hole in semiconductor device
KR20020055174A (en) Method for fabricating analog device
KR100214556B1 (en) Method for fabricating multi-layer mosfet
KR100317333B1 (en) Method for manufacturing semiconductor device
KR100304967B1 (en) Metal line of semiconductor device and method for fabricating the same
KR100280528B1 (en) Internal wiring formation method of semiconductor device
KR19990074636A (en) Contact formation method of semiconductor device
KR20050002479A (en) method for forming landing plug
KR19980015073A (en) Method for manufacturing semiconductor device having landing pad
KR20010063771A (en) A method for forming a field oxide of a semiconductor device
KR20050042698A (en) Semiconductor device having contact structure of the gate electrodes and the junction region using directly contact type, and method for manufacturing the same
KR19980046320A (en) Semiconductor device manufacturing method
KR20000051805A (en) Manufacturing method for semiconductor memory
KR20040055164A (en) method for forming landing plug contact

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130122

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140116

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150116

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee