KR100806838B1 - contact of semiconductor device and method for fabricating the same - Google Patents

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Abstract

경계없는 콘택(borderless contact) 형성시 콘택 신뢰성을 향상시킬 수 있는 안정된 반도체소자의 콘택 및 그 형성방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 콘택은 기판의 일영역에 형성된 트랜치 격리영역, 상기 트랜치 격리영역 상부 측면 및 모서리가 노출되도록 상기 트랜치 격리영역에 형성된 격리막, 상기 노출된 트랜치 격리영역 상부 측면 및 상부 모서리를 감싸도록 형성된 식각스톱용 측벽스페이서, 상기 트랜치 격리영역 일측의 상기 기판상에 형성된 도전층, 상기 트랜치 격리영역과 그 일측의 상기 기판 경계영역의 상기 도전층과 상기 측벽스페이서상에 콘택홀을 갖도록 상기 기판전면에 형성된 층간절연막, 상기 콘택홀내에 형성된 콘택플러그를 포함하여 구성됨을 특징으로 한다. In order to provide a stable semiconductor device contact and a method of forming the same that can improve contact reliability when forming a borderless contact, the contact of the semiconductor device for achieving the above object is a trench formed in one region of the substrate An isolation layer formed in the trench isolation region to expose an isolation region, an upper side surface and an edge of the trench isolation region, an sidewall spacer for an etch stop formed to surround the exposed trench isolation region upper side and the upper edge, and one side of the trench isolation region A conductive layer formed on the substrate, an interlayer insulating layer formed on the front surface of the trench to have contact holes on the sidewall spacers and the conductive layer of the trench isolation region and the substrate boundary region on one side thereof, and a contact plug formed in the contact hole. Characterized in that configured.

측벽스페이서, 콘택Sidewall Spacers, Contacts

Description

반도체소자의 콘택 및 그 형성방법{contact of semiconductor device and method for fabricating the same}Contact of semiconductor device and method of forming the same {contact of semiconductor device and method for fabricating the same}

도 1은 종래의 방법에 따라 형성된 반도체소자의 콘택 구조를 나타낸 사진1 is a photo showing a contact structure of a semiconductor device formed according to a conventional method

도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 나타낸 공정단면도2A through 2K are cross-sectional views illustrating a method of forming a contact in a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

21 : 실리콘기판 22 : 제1절연막 21 silicon substrate 22 first insulating film

23 : 제2절연막 24 : 감광막 23: second insulating film 24: photosensitive film

25 : 셀로우 트랜치 격리영역 26 : 격리막 25: shallow trench isolation region 26: isolation membrane

27 : 제3절연막 27a : 제1측벽스페이서 27: third insulating film 27a: first side wall spacer

28 : 제4절연막 29 : 제2측벽스페이서 28: fourth insulating film 29: second side wall spacer

30 : 게이트산화막 31 : 게이트전극 30 gate oxide film 31 gate electrode

32 : 저농도 불순물 이온주입영역 33 : 측벽스페이서 32: low concentration impurity ion implantation region 33: sidewall spacer

34 : 소오스/드레인영역 35 : 살리사이드층 34 source / drain region 35 salicide layer

36 : 층간절연막 37 : 콘택플러그 36: interlayer insulating film 37: contact plug

본 발명은 반도체소자에 대한 것으로, 특히 반도체소자의 콘택 및 그 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor devices, and in particular, to contacts and methods for forming the semiconductor devices.

첨부 도면을 참조하여 종래 반도체소자의 콘택에 대하여 설명하면 다음과 같다. A contact of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1은 종래의 방법에 따라 형성된 반도체소자의 콘택 구조를 나타낸 사진이다. 1 is a photograph showing a contact structure of a semiconductor device formed according to a conventional method.

반도체 기술이 발전함에 따라 점점 더 작은 실리콘 치수(dimesion)가 요구된다. 이에 따라서 보다 더 작은 게이트 길이, 보다 더 작은 격리영역이 필요하다. As semiconductor technology advances, smaller and smaller silicon dimensions are required. This requires smaller gate lengths and smaller isolation regions.

보다 더 작은 격리영역을 위해서 셀로우 트랜치 격리영역(Shallow Trench Isolation:STI)이 필요하였으며 그리고 가능한 한 면적을 줄이는 의미에서 경계없는 콘택(Borderless contact)이 필요하게 되었다. For smaller isolation areas, shallow trench isolation (STI) was needed, and borderless contact was needed to reduce the area as much as possible.

그러나 셀로우 트랜치 격리영역에서는 STI의 가장자리 부분에 외호(moat)가 생기고, 도 1에 도시한 바와 같이 STI와 기판의 경계영역에 경계없는 콘택을 형성할 때도 과도 식각되는 문제가 있었다. However, in the trench trench isolation region, a moat is formed at the edge of the STI, and as shown in FIG. 1, there is a problem of excessive etching even when a borderless contact is formed at the boundary region between the STI and the substrate.

상기에서 종래의 경계없는 콘택을 형성할 때 단순히 격리막이 형성된 전면에 식각스톱층을 덮고 콘택홀 식각을 하는 것이므로, 경계영역에서 과도식각(Over etch)이 발생하는데, 이와 같은 과도 식각을 줄이기 위해 가능한 얇은 식각스톱층이 적용되어야 하고 STI가 활성영역의 계면이상이 되어야 하는데, 이러한 공정을 진행하기도 어렵다. When forming the conventional borderless contact, the contact stop etching is performed by simply covering the etch stop layer on the entire surface where the isolation layer is formed, and thus overetch occurs in the boundary region, which is possible to reduce such excessive etching. A thin etch stop layer should be applied and the STI should be above the interface of the active region, which is difficult to process.

상기와 같은 종래 반도체소자의 콘택은 다음과 같은 문제가 있다. The contact of the conventional semiconductor device as described above has the following problems.

경계없는 콘택을 형성할 때 STI의 에지부분에 외호(moat)가 생기고, STI와 기판의 경계부분에서 과도식각이 발생하여 차후에 누설전류가 발생하는 문제가 발생한다. When forming a borderless contact, a moat is generated at the edge of the STI, a transient etching occurs at the boundary between the STI and the substrate, and a leakage current is generated later.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 경계없는 콘택(borderless contact) 형성시 콘택 신뢰성을 향상시킬 수 있는 안정된 반도체소자의 콘택 및 그 형성방법을 제공하는데 그 목적이 있다. SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a stable semiconductor device contact and a method of forming the same, which can improve contact reliability when forming a borderless contact.

상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 콘택은 기판의 일영역에 형성된 트랜치 격리영역, 상기 트랜치 격리영역 상부 측면 및 모서리가 노출되도록 상기 트랜치 격리영역에 형성된 격리막, 상기 노출된 트랜치 격리영역 상부 측면 및 상부 모서리를 감싸도록 형성된 식각스톱용 측벽스페이서, 상기 트랜치 격리영역 일측의 상기 기판상에 형성된 도전층, 상기 트랜치 격리영역과 그 일측의 상기 기판 경계영역의 상기 도전층과 상기 측벽스페이서상에 콘택홀을 갖도록 상기 기판전면에 형성된 층간절연막, 상기 콘택홀내에 형성된 콘택플러그를 포함하여 구성됨을 특징으로 한다. In order to achieve the above object, a contact of a semiconductor device according to the present invention may include a trench isolation region formed in one region of a substrate, an isolation layer formed in the trench isolation region to expose upper and side surfaces and a corner of the trench isolation region, and the exposed trench isolation region. An etch stop sidewall spacer formed to surround the upper side and the upper edge, a conductive layer formed on the substrate on one side of the trench isolation region, the conductive layer and the sidewall spacer on the trench isolation region and the substrate boundary region on one side of the trench isolation region. And an interlayer insulating film formed on the front surface of the substrate to have a contact hole in the contact hole, and a contact plug formed in the contact hole.

상기와 같은 구성을 갖는 본 발명 반도체소자의 콘택 형성방법은 기판의 격리영역상에 트랜치를 형성하는 공정, 상기 기판보다 돌출되도록 상기 트랜치내에 격리막을 형성하는 공정, 상기 격리막의 돌출된 측면에 제1측벽스페이서를 형성하 는 공정, 상기 트랜치 상부 측면이 노출되도록 상기 트랜치의 격리막을 식각하는 공정, 상기 제1측벽스페이서와 함께 상기 노출된 트랜치상부 측면 및 그 모서리를 감싸도록 식각스톱용 제2측벽스페이서를 형성하는 공정, 상기 트랜치 일측의 상기 기판상에 도전층을 형성하는 공정, 상기 격리막을 포함한 상기 기판 전면에 층간절연막을 증착하는 공정, 상기 제2측벽스페이서를 마스크로 상기 트랜치와 그 일측의 상기 기판의 경계영역에 콘택홀 형성하는 공정, 상기 콘택홀내에 콘택플러그를 형성하는 공정을 포함함을 특징으로 한다. The contact forming method of the semiconductor device of the present invention having the above-described configuration includes the steps of forming a trench on an isolation region of a substrate, forming an isolation layer in the trench so as to protrude from the substrate, and forming a trench on the protruding side surface of the isolation layer. Forming a sidewall spacer, etching the isolation layer of the trench to expose the upper side of the trench, and second side wall spacer for the etch stop to surround the exposed trench upper side and its edges together with the first sidewall spacer. Forming a conductive layer on the substrate on one side of the trench; depositing an interlayer insulating film on the entire surface of the substrate including the isolation layer; masking the trench and one side of the trench with the second side wall spacer Forming a contact hole in the boundary region of the substrate; and forming a contact plug in the contact hole. Characterized in that.

첨부 도면을 참조하여 본 발명 반도체소자의 콘택 및 그 형성방법에 대하여 설명하면 다음과 같다. A contact and a method of forming the semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2k는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 나타낸 공정단면도 이다. 2A through 2K are cross-sectional views illustrating a method of forming a contact in a semiconductor device according to an embodiment of the present invention.

본 발명 반도체소자의 콘택은 도 2k에 도시한 바와 같이 실리콘기판(21)의 일영역에 셀로우 트랜치 격리영역(Shallow Trench Isolation:STI)이 형성되어 있고, 상기 STI의 상부 측면 및 모서리 부분이 노출되도록 상기 셀로우 트랜치 격리영역에 격리막(26)이 형성되어 있고, 상기 노출된 셀로우 트랜치 격리영역 상부 측면 및 모서리를 감싸도록 질화막으로 구성되었으며 식각스톱막 역할을 하는 측벽스페이서(29)가 형성되어 있다. As shown in FIG. 2K, a shallow trench isolation region (STI) is formed in one region of the silicon substrate 21, and the upper side surface and the corner portion of the STI are exposed. An isolation layer 26 is formed in the shallow trench isolation region, and a sidewall spacer 29 formed of a nitride layer is formed to surround the exposed side of the shallow trench isolation region and an edge, and serves as an etch stop layer. have.

그리고 상기 셀로우 트랜치 격리영역 일측의 상기 실리콘기판(21)상에는 적층형성된 게이트산화막(30)과 게이트전극(31)이 있고, 게이트전극(31) 양측면에는 측벽스페이서(33)가 구성되어 있고, 게이트전극(33) 양측의 실리콘기판(21)에는 LDD구조의 소오스/드레인영역(34)이 형성되어 있다. 미설명 부호 32는 LDD 구조를 형성하기 위한 저농도의 불순물 이온주입영역이다.A gate oxide layer 30 and a gate electrode 31 are stacked on the silicon substrate 21 on one side of the shallow trench isolation region, and sidewall spacers 33 are formed on both sides of the gate electrode 31. The silicon substrate 21 on both sides of the electrode 33 is provided with a source / drain region 34 having an LDD structure. Reference numeral 32 is a low concentration impurity ion implantation region for forming the LDD structure.

그리고 상기 STI 일측의 게이트전극(31)과 소오스/드레인영역(34)상 및 STI 타측의 실리콘기판(21)상에는 살리사이드층(35)이 형성되어 있다. The salicide layer 35 is formed on the gate electrode 31 and the source / drain region 34 on one side of the STI and on the silicon substrate 21 on the other side of the STI.

그리고 STI 일측의 게이트전극(31) 상부의 살리사이드층(35)과, STI 타측의 상기 실리콘기판(21)과 격리막(26)의 경계영역에 콘택홀을 갖는 층간절연막(36)이 형성되어 있다. An interlayer insulating film 36 having a salicide layer 35 on the gate electrode 31 on one side of the STI and a contact hole in the boundary region between the silicon substrate 21 and the separator 26 on the other side of the STI is formed. .

상기에서 STI 타측의 콘택홀은 상기 측벽스페이서(29)가 식각스톱막의 역할을 하여서 경계영역의 손실없이 형성되었다. In the contact hole on the other side of the STI, the sidewall spacer 29 serves as an etch stop layer and is formed without loss of a boundary region.

그리고 상기 콘택홀내에 콘택플러그(37)가 형성되어 있다. A contact plug 37 is formed in the contact hole.

상기와 같이 셀로우 트랜치 영역의 상부 양측면 및 그 모서리를 감싸도록 식각 스톱용 측벽스페이서(29)를 형성하고, 이를 이용해서 경계가 없는 콘택(borderless contact)이 형성되었다. As described above, the sidewall spacer 29 for the etch stop is formed to surround the upper both sides and the corners of the shallow trench region, and a borderless contact is formed using the etch stop sidewall spacer 29.

상기와 같은 구조를 형성하기 위한 본 발명 반도체소자의 콘택 형성방법은 먼저 도 2a에 도시한 바와 같이 활성영역과 격리영역이 정의된 실리콘기판(21)상에 산화막으로 구성된 제1절연막(22)과 질화막으로 구성된 제2절연막(23)을 증착한다. The contact forming method of the semiconductor device of the present invention for forming the structure as described above, as shown in Figure 2a and the first insulating film 22 composed of an oxide film on the silicon substrate 21, the active region and the isolation region defined as shown in FIG. A second insulating film 23 composed of a nitride film is deposited.

이후에 도 2b에 도시한 바와 같이 제2절연막(23)상에 감광막(24)을 도포하고, 실리콘기판(21)의 격리영역상부의 제2절연막(23)이 드러나도록 노광 및 현상공정으로 상기 감광막(24)을 선택적으로 패터닝한다. Subsequently, as shown in FIG. 2B, a photosensitive film 24 is coated on the second insulating film 23, and the exposure and development processes are performed to expose the second insulating film 23 on the isolation region of the silicon substrate 21. The photosensitive film 24 is selectively patterned.

그리고 도 2c에 도시한 바와 같이 상기 패터닝돤 감광막(24)을 마스크로 제2 절연막(23)과 제1절연막(22)과 실리콘기판(21)을 차례로 식각해서 셀로우 트랜치 격리영역(Shallow Trench Isolation:STI)(25)을 형성한다. As shown in FIG. 2C, the second trench 23, the first insulating layer 22, and the silicon substrate 21 are sequentially etched using the patterned photosensitive layer 24 as a mask, and the shallow trench isolation region (Shallow Trench Isolation). : STI) 25 is formed.

그리고 도 2d에 도시한 바와 같이 상기 STI를 포함한 제1, 제2절연막(22,23)상에 절연막을 증착한 후에 화학적 기계적 연마공정으로 상기 제2절연막(23)이 드러날때까지 평탄화하여 격리막(26)을 형성한다. As shown in FIG. 2D, an insulating film is deposited on the first and second insulating films 22 and 23 including the STI, and then planarized until the second insulating film 23 is exposed by a chemical mechanical polishing process. 26).

즉, 격리막(26)은 실리콘기판(21)보다 돌출되어 형성된다. That is, the separator 26 is formed to protrude from the silicon substrate 21.

이후에 도 2e에 도시한 바와 같이 제2, 제1절연막(23,22)을 차례로 식각해서 STI에 실리콘기판(21)보다 돌출된 격리막(26)을 형성한다. Thereafter, as shown in FIG. 2E, the second and first insulating layers 23 and 22 are sequentially etched to form an isolation layer 26 protruding from the silicon substrate 21 in the STI.

그리고 도 2f에 도시한 바와 같이 돌출된 격리막(26)을 포함한 실리콘기판(21) 전면에 질화막으로 구성된 제3절연막(27)을 증착한다. As shown in FIG. 2F, a third insulating layer 27 made of a nitride film is deposited on the entire surface of the silicon substrate 21 including the protruding isolation layer 26.

다음에 도 2g에 도시한 바와 같이 제2절연막(27)을 에치백하여 격리막(26)의 돌출된 측면에 제1측벽스페이서(27a)를 형성한다. Next, as shown in FIG. 2G, the second insulating film 27 is etched back to form a first side wall spacer 27a on the protruding side surface of the isolation film 26.

이후에 도 2h에 도시한 바와 같이 상기 STI의 상부 측면이 노출되도록 격리막(26)을 일정깊이 식각한다. Thereafter, as shown in FIG. 2H, the isolation layer 26 is etched to a predetermined depth so that the upper side of the STI is exposed.

그리고 도 2i에 도시한 바와 같이 상기 돌출된 제1측벽스페이서(27a)를 포함한 실리콘기판(21) 전면에 질화막으로 구성된 제4절연막(28)을 증착한다. As shown in FIG. 2I, a fourth insulating film 28 composed of a nitride film is deposited on the entire surface of the silicon substrate 21 including the protruding first side wall spacers 27a.

이후에 도 2j에 도시한 바와 같이 제4절연막(28)을 에치백하여 제1측벽스페이서(27a)와 함께 STI 상부 측면 및 모서리를 감싸도록 제2측벽스페이서(29)를 형성한다. Subsequently, as shown in FIG. 2J, the fourth insulating layer 28 is etched back to form the second side wall spacers 29 along the first side wall spacers 27a so as to surround the upper side surfaces and the corners of the STI.

다음에 도 2k에 도시한 바와 같이 격리막(26) 일측의 상기 활성영역상에 게 이트산화막(30)과 게이트전극(31)을 적층 형성한다. Next, as shown in FIG. 2K, a gate oxide film 30 and a gate electrode 31 are laminated on the active region on one side of the separator 26. As shown in FIG.

그리고 게이트산화막(30)과 게이트전극(31) 양측면에 측벽스페이서(33)를 형성한다. The sidewall spacers 33 are formed on both sides of the gate oxide film 30 and the gate electrode 31.

그리고 측벽스페이서(33) 및 게이트전극(31) 양측의 실리콘기판(21)내에는 LDD 구조를 이루도록 소오스/드레인영역(34)을 형성한다. A source / drain region 34 is formed in the silicon substrate 21 at both sides of the sidewall spacer 33 and the gate electrode 31 to form an LDD structure.

상기에서 LDD 구조의 소오스/드레인영역(34)을 형성하기 위해서 측벽스페이서(33) 형성전에 실리콘기판(21) 표면내에 저농도 불순물이온을 주입해서 저농도 불순물 이온주입영역(32)을 형성한다. In order to form the source / drain regions 34 of the LDD structure, low concentration impurity ion implantation regions 32 are formed by implanting low concentration impurity ions into the surface of the silicon substrate 21 before forming the sidewall spacers 33.

이후에 실리콘기판(21) 전면에 살리사이드층을 형성하고자 하는 금속층을 증착한 후에 열처리하여 게이트전극(31)과 소오스/드레인영역(34)상 및 격리막(26) 타측의 실리콘기판(21)상에 살리사이드층(35)을 형성한다. Subsequently, after depositing a metal layer to form a salicide layer on the entire surface of the silicon substrate 21, heat treatment is performed on the gate electrode 31 and the source / drain region 34 and on the silicon substrate 21 on the other side of the isolation layer 26. The salicide layer 35 is formed.

이후에 살리사이드층(35)으로 변하지 않은 금속층을 제거한다. Thereafter, the metal layer that has not changed into the salicide layer 35 is removed.

그리고 실리콘기판(21) 전면에 층간절연막(36)을 증착하고, 게이트전극(31)상의 살리사이드층(35)과 격리막(26) 타측의 살리사이드층(35)이 드러나도록 층간절연막(36)을 식각해서 콘택홀을 형성한다. The interlayer insulating layer 36 is deposited on the entire surface of the silicon substrate 21, and the salicide layer 35 on the gate electrode 31 and the salicide layer 35 on the other side of the isolation layer 26 are exposed. Etch to form contact holes.

상기에서 격리막(26) 타측에 형성하는 콘택홀은 살리사이드층(35)과 STI의 경계부분에 형성하는 것으로, 이때 STI 상부 측면 및 모서리에 형성된 제2측벽스페이서(29)가 식각스톱층의 역할을 하여 실리콘기판(21)까지 과도 식각(Over etch)되는 현상을 막아준다. The contact hole formed at the other side of the separator 26 is formed at the boundary between the salicide layer 35 and the STI, and the second side wall spacer 29 formed at the upper side and the corner of the STI serves as an etch stop layer. By preventing the over-etching phenomenon to the silicon substrate (21).

또한 제2측벽스페이서(29)가 STI 경계영역의 모서리를 감싸고 있으므로 경계 부분에서 외호(Moat)가 형성되는 것을 방지할 수 있다. In addition, since the second side wall spacer 29 surrounds the edge of the STI boundary region, it is possible to prevent the formation of a moat at the boundary portion.

이후에 상기 콘택홀내에 콘택플러그(37)를 형성하여 콘택 형성공정을 완료한다. Thereafter, a contact plug 37 is formed in the contact hole to complete the contact forming process.

소자가 고집적화될수록 상기에서와 같이 STI와 실리콘기판(21)의 경계영역에 콘택을 형성하는 공정 즉, 경계가 없는 콘택을 형성하는 공정의 필요성이 더욱 커진다. As the device becomes more integrated, the necessity of a process of forming a contact in the boundary region between the STI and the silicon substrate 21 as described above, that is, the process of forming a contact without a boundary becomes greater.

상기와 같은 본 발명 반도체소자의 콘택 및 그 형성방법은 다음과 같은 효과가 있다. The above-described contact of the semiconductor device of the present invention and the method of forming the same have the following effects.

STI 상부 측면 및 모서리를 감싸도록 형성된 제2측벽스페이서가 식각스톱층의 역할을 하여 실리콘기판까지 과도 식각(Over etch)되는 현상을 막아주어 경계없는 콘택을 형성하기에 용이하다. The second side wall spacer formed to surround the upper side surface and the corners of the STI serves as an etch stop layer, thereby preventing overetching to the silicon substrate, thereby forming a borderless contact.

또한 제2측벽스페이서가 STI 경계영역의 모서리를 감싸고 있으므로 경계부분에서 외호(Moat)가 형성되거나 과도식각으로 누설전류가 발생하는 것을 방지하여 신뢰서 있는 안정된 콘택을 형성하기에 용이하다. In addition, since the second side wall spacer surrounds the edge of the STI boundary region, it is easy to form a reliable and stable contact by preventing the formation of a moat at the boundary portion or leakage current due to excessive etching.

Claims (4)

기판의 일영역에 형성된 트랜치 격리영역, Trench isolation regions formed in one region of the substrate, 상기 트랜치 격리영역 상부 측면 및 모서리가 노출되도록 상기 트랜치 격리영역에 형성된 격리막, An isolation layer formed in the trench isolation region to expose an upper side surface and an edge of the trench isolation region; 상기 노출된 트랜치 격리영역 상부 측면 및 모서리를 감싸도록 형성된 식각스톱용 측벽스페이서, An etch stop sidewall spacer formed to surround the exposed trench isolation region upper sides and corners; 상기 트랜치 격리영역 일측의 상기 기판상에 형성된 도전층, A conductive layer formed on the substrate on one side of the trench isolation region; 상기 트랜치 격리영역과 그 일측의 상기 기판 경계영역의 상기 도전층과 상기 측벽스페이서상에 콘택홀을 갖도록 형성된 층간절연막, An interlayer insulating film formed to have contact holes on the trench isolation region and the conductive layer and the sidewall spacer of the substrate boundary region on one side thereof; 상기 콘택홀내에 형성된 콘택플러그를 포함하여 구성됨을 특징으로 하는 반도체소자의 콘택. And a contact plug formed in the contact hole. 기판의 격리영역상에 트랜치를 형성하는 공정, Forming a trench on an isolation region of the substrate, 상기 기판보다 돌출되도록 상기 트랜치내에 격리막을 형성하는 공정, Forming an isolation film in the trench so as to protrude from the substrate; 상기 격리막의 돌출된 측면에 제1측벽스페이서를 형성하는 공정, Forming a first side wall spacer on a protruding side surface of the separator; 상기 트랜치 상부 측면이 노출되도록 상기 트랜치의 격리막을 식각하는 공정,Etching the isolation layer of the trench to expose the trench upper side surface; 상기 제1측벽스페이서와 함께 상기 노출된 트랜치상부 측면 및 그 모서리를 감싸도록 식각스톱용 제2측벽스페이서를 형성하는 공정, Forming a second side wall spacer for an etch stop so as to surround the exposed trench upper side surfaces and corners together with the first side wall spacer; 상기 트랜치 일측의 상기 기판상에 도전층을 형성하는 공정, Forming a conductive layer on the substrate on one side of the trench, 상기 격리막을 포함한 상기 기판 전면에 층간절연막을 증착하는 공정, Depositing an interlayer insulating film on the entire surface of the substrate including the separator; 상기 제2측벽스페이서를 마스크로 상기 트랜치와 그 일측의 상기 기판의 경계영역에 콘택홀 형성하는 공정, Forming a contact hole in the boundary region of the trench and the substrate on one side thereof with a mask of the second side wall spacer; 상기 콘택홀내에 콘택플러그를 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 콘택 형성방법. And forming a contact plug in the contact hole. 제2항에 있어서, The method of claim 2, 상기 기판보다 돌출되도록 상기 트랜치내에 격리막을 형성하는 공정은 활성영역과 격리영역이 정의된 상기 기판상에 제1절연막과 제2절연막(23)을 차례로 증착하는 공정, The process of forming an isolation layer in the trench so as to protrude from the substrate may include depositing a first insulating layer and a second insulating layer 23 on the substrate in which an active region and an isolation region are defined. 상기 제2절연막상에 마스크 물질을 도포하는 공정, Applying a mask material on the second insulating film; 상기 기판의 격리영역 상부의 상기 제2절연막이 드러나도록 상기 마스크 물질을 선택적으로 패터닝하는 공정, Selectively patterning the mask material to expose the second insulating layer over the isolation region of the substrate, 상기 패터닝돤 마스크 물질을 이용해서 상기 제2절연막과 제1절연막과 기판을 차례로 식각해서 트랜치를 형성하는 공정, Forming a trench by sequentially etching the second insulating layer, the first insulating layer, and the substrate using the patterning mask material; 상기 트랜치를 포함한 상기 제1, 제2절연막상에 제3절연막을 증착한 후에 상기 제2절연막이 드러날때까지 평탄화하여 격리막을 형성하는 공정, Depositing a third insulating film on the first and second insulating films including the trenches, and then planarizing the second insulating film to form an isolation film; 상기 제2, 제1절연막을 차례로 제거하는 공정을 포함하여 진행함을 특징으로 하는 반도체소자의 콘택 형성방법. And removing the second and first insulating layers in sequence. 제2항에 있어서, 상기 제1, 제2측벽스페이서는 질화막으로 구성됨을 특징으로 하는 반도체소자의 콘택 형성방법. 3. The method of claim 2, wherein the first and second side wall spacers are formed of a nitride film.
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