KR100281144B1 - Semiconductor device and manufacturing method - Google Patents
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Abstract
본 발명은 소자의 신뢰성 및 동작특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것으로서, 소자 격리막에 의해 제 1 활성영역과 제 2 활성영역으로 정의된 반도체 기판과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 제 1 게이트 절연막과, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 형성되는 제 2 게이트 절연막과, 상기 제 1, 제 2 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 질화막과, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 형성되는 산화막 및 평탄화층을 포함하여 형성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device suitable for improving the reliability and operating characteristics of the device, and to a method of manufacturing the same. A first gate insulating film formed on the substrate, a second gate insulating film formed on the semiconductor substrate of the second active region thicker than the first gate insulating film, and a second formed on the first and second gate insulating films, respectively. A semiconductor substrate having first and second gate electrodes, a source / drain impurity region formed in a surface of a semiconductor substrate on both sides of the first and second gate electrodes, and the first and second gate electrodes and a source / drain impurity region formed therein. A metal silicide film formed on the surface, a nitride film formed on the semiconductor substrate of the first active region, the first active region and the second And it characterized by including an oxide film formed and a planarization layer formed on a semiconductor substrate of a castle regions.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 소자의 신뢰성 및 동작특성을 향상시키는데 적당한 반도체 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device suitable for improving the reliability and operation characteristics of the device and a manufacturing method thereof.
일반적으로 도그 본 콘택(Dog Bone Contact)에서는 메탈(Metal)과 소오스/드레인(Source/Drain)과의 메탈 콘택 에치(Etch) 공정과 관련하여 ILD(Inter layer Directic)층으로 HLD를 사용하여 형성하고, 메탈 콘택 에치를 하였다.Generally, dog bone contact is formed using HLD as an inter layer directic (ILD) layer in relation to a metal contact etch process between metal and source / drain. And metal contact etching.
그러나 소자의 고집적화에 따른 PGI(Profiled Grove Isolation)공정과 보더리스 콘택(Borderless Contact) 공정에서는 접합 누설 전류(Junction Leakage Current)를 줄이기 위하여 정확한 에치 스톱(Etch Stop)공정이 요구되므로 ILD층으로 실리콘 질화막을 사용한다.However, silicon nitride film is used as ILD layer in PGI (Profiled Grove Isolation) process and Borderless Contact process due to the high integration of devices, which requires accurate etch stop process to reduce junction leakage current. Use
한편, 듀얼 게이트 산화막에서 동일한 칩내에서 얇은 게이트 산화막의 형성영역은 소자의 높은 구동 능력을 필요로 하는 주변 논리 회로부에 사용하고, 반면에 두꺼운 게이트 산화막의 형성영역은 높은 절연 내압 특성이 요구되는 기억 회로부에 사용한다.On the other hand, in the dual gate oxide film, the formation region of the thin gate oxide film in the same chip is used in the peripheral logic circuit portion requiring high driving capability of the device, while the formation region of the thick gate oxide film is memory circuit portion in which high dielectric breakdown voltage characteristics are required. Used for
이하, 첨부된 도면을 참고하여 종래의 반도체 소자를 설명하면 다음과 같다.Hereinafter, a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1은 종래의 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도이다.1 is a structural cross-sectional view showing a semiconductor device using a conventional dual gate oxide film.
도 1에 도시한 바와 같이, 반도체 기판(11)의 일정영역에 소자 격리막(12)이 형성되어 있고, 상기 소자 격리막(12)에 의해 정의된 반도체 기판(11)의 활성영역에 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(13a,13b)이 형성되어 있다.As shown in FIG. 1, the device isolation film 12 is formed in a predetermined region of the semiconductor substrate 11, and different thicknesses are provided in the active region of the semiconductor substrate 11 defined by the device isolation film 12. The 1st, 2nd gate insulating film 13a, 13b which has is formed.
상기 제 1, 제 2 게이트 절연막(13a,13b)상에 제 1, 제 2 게이트 전극(14a,14b)이 각각 형성되어 있고, 상기 제 1, 제 2 게이트 전극(14a,14b)의 양측면에 절연막 측벽(15)이 형성되어 있으며, 상기 제 1, 제 2 게이트 전극(14a,14b) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(16)이 형성되어 있다.First and second gate electrodes 14a and 14b are formed on the first and second gate insulating layers 13a and 13b, respectively, and insulating layers are formed on both sides of the first and second gate electrodes 14a and 14b, respectively. Sidewalls 15 are formed, and source / drain impurity regions 16 having LDD (Lightly Doped Drain) structures are formed on the surfaces of the semiconductor substrate 11 on both sides of the first and second gate electrodes 14a and 14b. It is.
상기 제 1, 제 2 게이트 전극(14a,14b)과 상기 소오스/드레인 불순물 영역(16)이 형성된 반도체 기판(11)의 표면에 금속 실리사이드막(17)이 형성되어 있고, 상기 제 1, 제 2 게이트 전극(14a,14b)을 포함한 반도체 기판(11)의 전면에 실리콘 질화막(18)과 BPSG(19)을 형성되어 있다.A metal silicide film 17 is formed on a surface of the semiconductor substrate 11 on which the first and second gate electrodes 14a and 14b and the source / drain impurity region 16 are formed, and the first and second gate electrodes 14a and 14b are formed. The silicon nitride film 18 and the BPSG 19 are formed on the entire surface of the semiconductor substrate 11 including the gate electrodes 14a and 14b.
여기서 ILD층으로 상기 실리콘 질화막(18)과 BPSG(19)을 사용한다.The silicon nitride film 18 and the BPSG 19 are used as the ILD layer.
그러나 상기와 같은 종래의 반도체 소자에 있어서 다음과 같은 문제점이 있었다.However, the above-mentioned conventional semiconductor device has the following problems.
즉, ILD층으로 실리콘 질화막을 사용함으로써 수소(Hydrogen)와 스트레스(Stress)의 영향으로 소자의 특성이 바뀌고 소자의 신뢰성에 문제를 야기시키는 현상이 발생한다.That is, by using a silicon nitride film as the ILD layer, the characteristics of the device are changed under the influence of hydrogen and stress, which causes problems in the reliability of the device.
특히, 듀얼 게이트 산화막을 적용하는 공정에서는 두꺼운 게이트 산화막쪽의 소자가 핫 케리어 효과(Hot Carrier Effect) 신뢰성이 더욱 취약하다.In particular, in the process of applying the dual gate oxide film, the device on the thick gate oxide film side is more vulnerable to the hot carrier effect reliability.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 듀얼 게이트 산화막에서 보더리스 콘택공정이 필요한 얇은 게이트 산화막 영역에는 실리콘 질화막을 사용하고, 두꺼운 게이트 산화막 영역에는 실리콘 산화막을 형성함으로써 소자의 신뢰성을 향상시키도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the silicon nitride film is used in the thin gate oxide region requiring the borderless contact process in the dual gate oxide layer, and the silicon oxide film is formed in the thick gate oxide region to improve the reliability of the device. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same.
도 1은 종래의 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도1 is a structural cross-sectional view showing a semiconductor device using a conventional dual gate oxide film.
도 2는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도2 is a structural cross-sectional view showing a semiconductor device using a dual gate oxide film according to the present invention.
도 3a 내지 도 3d는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device using a dual gate oxide film according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
21 : 반도체 기판 22 : 소자 격리막21 semiconductor substrate 22 device isolation film
23a,23b : 제 1, 제 2 게이트 절연막 24a,24b : 제 1, 제 2 게이트 전극23a, 23b: first and second gate insulating films 24a, 24b: first and second gate electrodes
25 : 절연막 측벽 26 : 소오스/드레인 불순물 영역25 insulating film sidewall 26 source / drain impurity region
27 : 금속 실리사이드막 28 : 실리콘 질화막27 metal silicide film 28 silicon nitride film
29 : 포토레지스트 30 : 실리콘 산화막29 photoresist 30 silicon oxide film
31 : BPSG31: BPSG
상기와 같은 목적을 달성하기 위한 반도체 소자는 소자 격리막에 의해 제 1 활성영역과 제 2 활성영역으로 정의된 반도체 기판과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 제 1 게이트 절연막과, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 형성되는 제 2 게이트 절연막과, 상기 제 1, 제 2 게이트 절연막상에 각각 형성되는 제 1, 제 2 게이트 전극과, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물 영역과, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 형성되는 금속 실리사이드막과, 상기 제 1 활성영역의 반도체 기판상에 형성되는 질화막과, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 형성되는 산화막 및 평탄화층을 포함하여 형성되고, 그 제조방법은 반도체 기판에 소자 격리막을 형성하여 제 1 활성영역과 제 2 활성영역으로 정의하는 단계와, 상기 제 1 활성영역의 반도체 기판상에 제 1 게이트 절연막을 형성하는 단계와, 상기 제 2 활성영역의 반도체 기판상에 상기 제 1 게이트 절연막 보다 두껍게 제 2 게이트 절연막을 형성하는 단계와, 상기 제 1, 제 2 게이트 절연막상에 각각 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 제 1, 제 2 게이트 전극과 소오스/드레인 불순물 영역이 형성된 반도체 기판의 표면에 금속 실리사이드막을 형성하는 단계와, 상기 제 1 활성영역의 반도체 기판상에 질화막을 형성하는 단계와, 상기 제 1 활성영역 및 제 2 활성영역의 반도체 기판상에 산화막 및 평탄화층을 차례로 형성하는 단계를 포함하여 형성함을 특징으로 한다.A semiconductor device for achieving the above object includes a semiconductor substrate defined by a device isolation film as a first active region and a second active region, a first gate insulating film formed on the semiconductor substrate of the first active region, and A second gate insulating film formed on the semiconductor substrate of the second active region thicker than the first gate insulating film, first and second gate electrodes formed on the first and second gate insulating films, and the first, A source / drain impurity region formed in the surface of the semiconductor substrate on both sides of the second gate electrode, a metal silicide film formed on the surface of the semiconductor substrate on which the first and second gate electrodes and the source / drain impurity region are formed, and the first A nitride film formed on a semiconductor substrate in an active region, and an oxide film and a planarization layer formed on a semiconductor substrate in the first and second active regions. And forming a device isolation layer on the semiconductor substrate to define a first active region and a second active region, and forming a first gate insulating layer on the semiconductor substrate of the first active region. And forming a second gate insulating film on the semiconductor substrate of the second active region thicker than the first gate insulating film, and forming first and second gate electrodes on the first and second gate insulating films, respectively. Forming a source / drain impurity region in a surface of the semiconductor substrate on both sides of the first and second gate electrodes, and forming a metal on the surface of the semiconductor substrate on which the first and second gate electrodes and the source / drain impurity region are formed. Forming a silicide film, forming a nitride film on the semiconductor substrate of the first active region, and forming a silicide film on the first active region and the second active region. Characterized in that the forming including forming a planarization layer on the conductive oxide film and the substrate in order.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자를 나타낸 구조단면도이다.2 is a structural cross-sectional view showing a semiconductor device using a dual gate oxide film according to the present invention.
도 2에 도시한 바와 같이, 반도체 기판(21)의 일정영역에 소자 격리막(22)이 형성되어 있고, 상기 소자 격리막(22)에 의해 정의된 반도체 기판(21)의 제 1, 제 2 활성영역에 각각 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(23a,23b)이 형성되어 있다.As shown in FIG. 2, the device isolation film 22 is formed in a predetermined region of the semiconductor substrate 21, and the first and second active regions of the semiconductor substrate 21 defined by the device isolation film 22 are formed. First and second gate insulating films 23a and 23b each having a different thickness are formed on the substrate.
상기 제 1, 제 2 게이트 절연막(23a,23b)상에 제 1, 제 2 게이트 전극(24a,24b)이 각각 형성되어 있고, 상기 제 1, 제 2 게이트 전극(24a,24b)의 양측면에 절연막 측벽(25)이 형성되어 있으며, 상기 제 1, 제 2 게이트 전극(24a,24b) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(26)이 형성되어 있다.First and second gate electrodes 24a and 24b are formed on the first and second gate insulating films 23a and 23b, respectively, and insulating films are formed on both sides of the first and second gate electrodes 24a and 24b, respectively. Sidewalls 25 are formed, and source / drain impurity regions 26 having a lightly doped drain (LDD) structure are formed on the surfaces of the semiconductor substrate 21 on both sides of the first and second gate electrodes 24a and 24b. It is.
상기 제 1, 제 2 게이트 전극(24a,24b)과 상기 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(27)이 형성되어 있고, 상기 제 1 게이트 절연막(23a)이 형성된 반도체 기판(21)의 제 1 활성영역에만 실리콘 질화막(28)이 형성되어 있으며, 상기 반도체 기판(21)의 전면에 실리콘 산화막(30)과 BPSG(Borophosphorsilicate Glass)(31)을 형성되어 있다.A metal silicide layer 27 is formed on a surface of the semiconductor substrate 21 on which the first and second gate electrodes 24a and 24b and the source / drain impurity region 26 are formed, and the first gate insulating layer ( The silicon nitride film 28 is formed only in the first active region of the semiconductor substrate 21 having the 23a formed thereon, and the silicon oxide film 30 and the borophosphorsilicate glass 31 are formed on the entire surface of the semiconductor substrate 21. It is.
여기서 ILD층으로 상기 실리콘 질화막(28) 및 BPSG(31)와 실리콘 산화막(30)을 사용한다.The silicon nitride film 28, the BPSG 31 and the silicon oxide film 30 are used as the ILD layer.
도 3a 내지 도 3d 본 발명에 의한 듀얼 게이트 산화막을 이용한 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3D are cross-sectional views illustrating a method of manufacturing a semiconductor device using the dual gate oxide film according to the present invention.
도 3a에 도시한 바와 같이, 반도체 기판(21)의 일정영역에 소자 격리막(22)을 형성하고, 상기 소자 격리막(22)에 의해 정의된 반도체 기판(21)의 제 1, 제 2 활성영역에 서로 다른 두께를 갖는 제 1, 제 2 게이트 절연막(23a,23b)을 각각 형성한다.As shown in FIG. 3A, the device isolation film 22 is formed in a predetermined region of the semiconductor substrate 21, and in the first and second active regions of the semiconductor substrate 21 defined by the device isolation film 22. First and second gate insulating films 23a and 23b having different thicknesses are formed, respectively.
이어, 상기 제 1, 제 2 게이트 절연막(23a,23b)을 포함한 반도체 기판(21)의 전면에 게이트 전극용 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 선택적으로 제거하여 제 1, 제 2 게이트 전극(24a,24b)을 형성한다.Subsequently, a polysilicon layer for a gate electrode is formed on the entire surface of the semiconductor substrate 21 including the first and second gate insulating layers 23a and 23b, and the polysilicon layer is selectively removed to form the first and second gates. Electrodes 24a and 24b are formed.
여기서 상기 소자 격리막(22)은 반도체 기판(21)에 소정깊이를 갖는 트랜치(Trench)를 형성한 후, 상기 트랜치 내부에 절연막을 매립하여 형성한다.The device isolation layer 22 is formed by forming a trench having a predetermined depth in the semiconductor substrate 21 and then filling an insulating layer in the trench.
이어, 상기 제 1, 제 2 게이트 전극(24a,24b)의 양측면에 절연막 측벽(25)을 형성하고, 상기 제 1, 제 2 게이트 전극(24a,24b) 양측의 반도체 기판(21) 표면내에 LDD(Lightly Doped Drain) 구조를 갖는 소오스/드레인 불순물 영역(26)을 형성한다.Next, an insulating film sidewall 25 is formed on both sides of the first and second gate electrodes 24a and 24b, and the LDD is formed in the surface of the semiconductor substrate 21 on both sides of the first and second gate electrodes 24a and 24b. A source / drain impurity region 26 having a lightly doped drain structure is formed.
여기서 상기 LDD 구조를 갖는 소오스/드레인 불순물 영역(26)은 상기 절연막 측벽(25)을 형성하기 전에 제 1, 제 2 게이트 전극(24a,24b)을 마스크로 이용하여 저농도 불순물 이온을 주입하여 LDD 영역을 형성하고, 상기 절연막 측벽(25)을 형성한 후에 고농도 불순물 이온을 주입하여 형성한다.The source / drain impurity region 26 having the LDD structure may be formed by injecting low-concentration impurity ions using first and second gate electrodes 24a and 24b as a mask before forming the insulating film sidewall 25. After forming the insulating film sidewall 25, a high concentration of impurity ions are implanted.
그리고 상기 제 1, 제 2 게이트 전극(24a,24b)과 상기 소오스/드레인 불순물 영역(26)이 형성된 반도체 기판(21)의 표면에 금속 실리사이드막(27)을 형성한다.A metal silicide layer 27 is formed on the surface of the semiconductor substrate 21 on which the first and second gate electrodes 24a and 24b and the source / drain impurity region 26 are formed.
여기서 상기 금속 실리사이드막(27)은 반도체 기판(21)의 전면에 고융점 금속을 형성한 후, 열처리공정을 실시하여 반도체 기판(21) 및 제 1, 제 2 게이트 전극(24a,24b)과 고융점 금속이 반응하여 형성되고, 이후 반응하지 않는 고융점 금속은 습식식각으로 제거한다.In this case, the metal silicide layer 27 is formed on the entire surface of the semiconductor substrate 21, and then subjected to a heat treatment process, thereby performing a heat treatment process to form the semiconductor silicide 21 and the first and second gate electrodes 24a and 24b. Melting point metals are formed by reaction, and then the high melting point metals which do not react are removed by wet etching.
도 3b에 도시한 바와 같이, 상기 제 1, 제 2 게이트 전극(24a,24b)을 포함한 반도체 기판(21)의 전면에 실리콘 질화막(28)을 형성하고, 상기 실리콘 질화막(28)상에 포토레지스트(29)를 도포한 후, 노광 및 현상공정으로 포토레지스트(29)를 패터닝한다.As shown in FIG. 3B, a silicon nitride film 28 is formed on the entire surface of the semiconductor substrate 21 including the first and second gate electrodes 24a and 24b, and a photoresist is formed on the silicon nitride film 28. After applying (29), the photoresist 29 is patterned by exposure and development processes.
여기서 상기 포토레지스트(29)는 제 1 게이트 산화막(23a)이 형성된 제 1 활성영역에만 남도록 패터닝한다.The photoresist 29 is patterned to remain only in the first active region in which the first gate oxide layer 23a is formed.
한편, 상기 포토레지스트(29)를 패터닝하기 위한 마스크는 별도로 만들지 않고, 상기 제 1, 제 2 게이트 절연막(23a,23b)을 형성할 때 사용된 마스크를 사용한다.On the other hand, a mask for patterning the photoresist 29 is not made separately, and a mask used when forming the first and second gate insulating layers 23a and 23b is used.
도 3c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(29)를 마스크로 이용하여 상기 제 2 게이트 산화막(23b)이 형성된 제 2 활성영역의 실리콘 질화막(28)을 선택적으로 제거한다.As shown in FIG. 3C, the silicon nitride layer 28 of the second active region in which the second gate oxide layer 23b is formed is selectively removed using the patterned photoresist 29 as a mask.
도 3d에 도시한 바와 같이, 상기 포토레지스트(29)를 제거하고, 상기 반도체 기판(21)의 전면에 실리콘 산화막(30)을 형성하고, 상기 실리콘 산화막(30)상에 평탄화층으로 BPSG(31)을 형성한다.As shown in FIG. 3D, the photoresist 29 is removed, a silicon oxide film 30 is formed on the entire surface of the semiconductor substrate 21, and a BPSG 31 is formed as a planarization layer on the silicon oxide film 30. ).
여기서 상기 실리콘 산화막(30)대신에 HLD(High temperature Low pressure Deposition)막을 사용할 수도 있다.In this case, a high temperature low pressure deposition (HLD) film may be used instead of the silicon oxide film 30.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.As described above, the semiconductor device and the method of manufacturing the same according to the present invention have the following effects.
첫째, 두꺼운 게이트 산화막이 형성된 활성영역에 실리콘 산화막을 형성함으로써 소자에 미치는 스트레스 및 수소 투과 효과를 줄일 수 있어 소자의 특성을 향상시킬 수 있다.First, by forming a silicon oxide film in an active region in which a thick gate oxide film is formed, stress and hydrogen permeation effects on the device can be reduced, thereby improving device characteristics.
둘째, 얇은 게이트 산화막이 형성된 활성영역에는 실리콘 질화막과 실리콘 산화막을 적층하여 형성함으로써 보더리스 콘택공정시 접합 누설 전류를 줄일 수 있다.Second, the junction leakage current during the borderless contact process can be reduced by stacking the silicon nitride film and the silicon oxide film in the active region where the thin gate oxide film is formed.
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| KR1019980056912A KR100281144B1 (en) | 1998-12-21 | 1998-12-21 | Semiconductor device and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1998
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| KR20000041129A (en) | 2000-07-15 |
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