KR20050052027A - Semiconductor device having a recessed gate electrode and fabrication method thereof - Google Patents
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Abstract
리세스된 게이트를 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 반도체소자는 반도체 기판의 소정영역에 형성된 채널 트렌치를 구비한다. 상기 채널 트렌치의 상부를 가로지르도록 게이트 전극이 배치된다. 상기 게이트 전극은 차례로 적층된 폴리실리콘 패턴, 평탄화된 버퍼층 및 금속 실리사이드 패턴을 구비한다. 상기 금속 실리사이드 패턴은 상기 채널 트렌치의 표면 단차에 무관하게 평평한 형태를 갖도록 형성된다.A semiconductor device having a recessed gate and a method of manufacturing the same are provided. The semiconductor device has a channel trench formed in a predetermined region of a semiconductor substrate. A gate electrode is disposed to cross the top of the channel trench. The gate electrode includes a polysilicon pattern, a planarized buffer layer, and a metal silicide pattern that are sequentially stacked. The metal silicide pattern is formed to have a flat shape regardless of the surface step of the channel trench.
Description
본 발명은 반도체소자 제조 분야에 관한 것으로서, 특히 리세스된 게이트를 갖는 반도체소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of semiconductor device manufacturing, and more particularly, to a semiconductor device having a recessed gate and a method of manufacturing the same.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 누설전류가 증가되어 상기 디램소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가할지라도, 상기 단채널 효과의 억제에 적합한 모스 트랜지스터로서 리세스된 게이트를 갖는 모스 트랜지스터가 소개된 바 있다.As the degree of integration of semiconductor memory devices such as DRAM devices increases, the planar area occupied by MOS transistors decreases. As a result, the channel length of the MOS transistor is reduced to generate a short channel effect. In particular, when the short channel effect occurs in an access MOS transistor that is adopted in the memory cell of the DRAM device, the leakage current of the DRAM cell is increased to reduce the refresh characteristic of the DRAM device. Accordingly, although the integration degree of the DRAM device is increased, a MOS transistor having a recessed gate has been introduced as a MOS transistor suitable for suppressing the short channel effect.
도 1a 내지 도 1c는 리세스된 게이트를 갖는 모스 트랜지스터를 제조하기 위한 종래의 방법을 설명하기 위한 단면도들이다.1A-1C are cross-sectional views illustrating a conventional method for manufacturing a MOS transistor having a recessed gate.
도 1a를 참조하면, 반도체 기판(10)의 소정영역에 필드산화막(12)을 형성하여 활성영역을 한정한다. 상기 필드산화막(12)은 모스트랜지스터들과 같은 개별소자들(discrete devices)을 격리시키는 소자분리막의 역할을 한다. 상기 활성영역의 소정영역들을 선택적으로 식각하여 채널 영역들을 한정하는 트렌치들(14)을 형성한다. 상기 트렌치들(14)을 갖는 활성영역 상에 게이트 산화막(16)을 형성하고, 상기 게이트 산화막(16)을 갖는 반도체기판의 전면 상에 폴리실리콘막(18)을 형성한다. 상기 폴리실리콘막(18) 상에 텅스텐 실리사이드막(20) 및 하드 마스크막(22)을 차례로 형성한다. 상기 텅스텐 실리사이드막(20)은 상기 폴리실리콘막(18)의 전기적인 저항을 감소시키기 위하여 형성한다. 상기 하드 마스크막(22)은 실리콘 질화막으로 형성한다.Referring to FIG. 1A, a field oxide film 12 is formed in a predetermined region of a semiconductor substrate 10 to define an active region. The field oxide layer 12 serves as an isolation layer for isolating discrete devices such as MOS transistors. Selective regions of the active region are selectively etched to form trenches 14 that define channel regions. A gate oxide layer 16 is formed on the active region having the trenches 14, and a polysilicon layer 18 is formed on the entire surface of the semiconductor substrate having the gate oxide layer 16. A tungsten silicide film 20 and a hard mask film 22 are sequentially formed on the polysilicon film 18. The tungsten silicide film 20 is formed to reduce the electrical resistance of the polysilicon film 18. The hard mask film 22 is formed of a silicon nitride film.
도 1b를 참조하면, 상기 하드 마스크막(22)을 패터닝하여 상기 금속 실리사이드막(20)의 소정영역들을 덮는 하드 마스크 패턴들(22a)을 형성한다. 상기 하드 마스크 패턴들(22a)을 식각마스크로 사용하여 상기 텅스텐 실리사이드막(20), 폴리실리콘막(18) 및 게이트 산화막(16)을 연속적으로 식각하여 상기 트렌치들(14)의 상부를 가로지르는 게이트 전극들(23)을 형성한다. 그 결과, 상기 게이트 전극들(23)의 각각은 차례로 적층된 폴리실리콘 패턴(18a) 및 텅스텐 실리사이드 패턴(20a)을 포함한다.Referring to FIG. 1B, the hard mask layer 22 is patterned to form hard mask patterns 22a covering predetermined regions of the metal silicide layer 20. The tungsten silicide layer 20, the polysilicon layer 18, and the gate oxide layer 16 are sequentially etched using the hard mask patterns 22a as an etch mask to cross the upper portions of the trenches 14. Gate electrodes 23 are formed. As a result, each of the gate electrodes 23 includes a polysilicon pattern 18a and a tungsten silicide pattern 20a that are sequentially stacked.
도 1c를 참조하면, 상기 게이트 전극들(23) 및 하드 마스크 패턴들(22a)의 측벽들 상에 게이트 스페이서들(26)을 형성한다. 이어 상기 게이트 스페이서들(26), 하드 마스크 패턴들(22a)을 포함하는 반도체 기판의 전면 상에 식각저지막(30) 및 층간절연막(32)을 차례로 형성한다. 상기 층간절연막(32) 및 상기 식각저지막(30)을 패터닝하여 상기 반도체 기판(10)을 노출시키는 자기정렬 콘택홀들(34)을 형성한다.Referring to FIG. 1C, gate spacers 26 are formed on sidewalls of the gate electrodes 23 and the hard mask patterns 22a. Subsequently, an etch stop layer 30 and an interlayer insulating layer 32 are sequentially formed on the entire surface of the semiconductor substrate including the gate spacers 26 and the hard mask patterns 22a. The interlayer insulating layer 32 and the etch stop layer 30 are patterned to form self-aligned contact holes 34 exposing the semiconductor substrate 10.
상기 트렌치(14)의 구조적 형상으로 인해 상기 트렌치(14) 상에 제작되는 리세스된 게이트(23) 내부 구조는 상기 폴리실리콘막 패턴(18a) 및 상기 텅스텐 실리사이드막 패턴(20a)의 계면이 오목하게 들어간 요철모양(∨)을 가지게 된다. 상기 리세스된 게이트(23) 구조는 이 후 공정에서 열처리 과정을 거치게 된다. 이에 따라, 상기 텅스텐 실리사이드막 패턴(20a)이 열팽창하여 요철내의 오목하게 들어간 곳을 기점으로 막이 갈라지면서 측면으로 벌어지는 현상이 발생한다. 이로 인하여 상기 자기정렬 콘택홀(34)을 형성하는 동안 상기 텅스텐 실리사이드 패턴(20a)이 노출될 수 있다. 따라서 자기정렬 콘택홀(34) 내에 콘택 플러그를 형성 시, 상기 콘택 플러그가 텅스텐 실리사이드 패턴(20a)과 근접(36)하거나 또는 접촉(38)되어 쇼트를 유발할 수 있다. Due to the structural shape of the trench 14, an internal structure of the recessed gate 23 fabricated on the trench 14 may have concave interfaces between the polysilicon film pattern 18a and the tungsten silicide film pattern 20a. It will have a concave-convex shape (∨). The recessed gate 23 structure is subjected to a heat treatment in a subsequent process. Accordingly, a phenomenon in which the tungsten silicide film pattern 20a thermally expands and the film splits from the recessed portion in the unevenness as a starting point occurs. As a result, the tungsten silicide pattern 20a may be exposed while forming the self-aligned contact hole 34. Therefore, when the contact plug is formed in the self-aligned contact hole 34, the contact plug may be brought into close proximity 36 or contact 38 with the tungsten silicide pattern 20a to cause a short.
본 발명이 이루고자 하는 기술적 과제는, 열적 안정성을 갖는 리세스된 게이트 구조를 갖는 반도체소자 및 그 제조방법을 제공하는 데 있다. An object of the present invention is to provide a semiconductor device having a recessed gate structure having thermal stability and a method of manufacturing the same.
본 발명의 실시예들은 리세스된 게이트를 갖는 반도체소자를 제공한다. 상기 반도체소자는 상기 반도체 기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 내에 채널 트렌치 영역이 제공된다. 상기 채널 트렌치 영역은 상기 활성영역을 가로지르도록 배치된다. 상기 채널 트렌치 영역에 상기 채널 트렌치를 덮는 폴리실리콘 패턴이 배치된다. 상기 폴리실리콘 패턴은 상기 채널 트렌치의 표면 단차에 의해 발생된 리세스된 상부면을 갖는다. 상기 폴리실리콘 패턴은 활성영역의 상부를 가로지르도록 배치된다. 상기 리세스된 상부면을 갖는 폴리실리콘 패턴 상에 평탄화된 버퍼층이 배치된다. 상기 평탄화된 버퍼층은 적어도 상기 리세스된 상부면에 의해 둘러싸여지고, 평평한 상부면으로 이루어진다. 상기 평탄화된 버퍼층 및 상기 폴리실리콘 패턴 상에 평평한 금속 실리사이드 패턴이 배치된다. Embodiments of the present invention provide a semiconductor device having a recessed gate. The semiconductor device includes an isolation layer formed in a predetermined region of the semiconductor substrate to define an active region. A channel trench region is provided in the active region. The channel trench region is disposed to cross the active region. A polysilicon pattern covering the channel trench is disposed in the channel trench region. The polysilicon pattern has a recessed top surface caused by the surface step of the channel trench. The polysilicon pattern is disposed to cross the upper portion of the active region. A planarized buffer layer is disposed on the polysilicon pattern having the recessed top surface. The planarized buffer layer is at least surrounded by the recessed top surface and consists of a flat top surface. A flat metal silicide pattern is disposed on the planarized buffer layer and the polysilicon pattern.
상기 평탄화된 버퍼층은 실리콘 질화막 또는 실리콘옥시나이트라이드(SiON)일 수 있다.The planarized buffer layer may be silicon nitride or silicon oxynitride (SiON).
상기 금속 실리사이드 패턴은 텅스텐 실리사이드(WSi), 텅스텐/텅스텐질화막(W/WN)복합체 및 텅스텐/텅스텐질화막/텅스텐 실리사이드(W/WN/WSi)복합체 중 어느 하나인 것이 바람직하다.The metal silicide pattern is preferably any one of tungsten silicide (WSi), tungsten / tungsten nitride film (W / WN) complex, and tungsten / tungsten nitride film / tungsten silicide (W / WN / WSi) complex.
본 발명의 다른 실시예들은 리세스된 게이트를 갖는 반도체소자의 제조방법을 제공한다. 이방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것과, 상기 활성영역의 일부분을 선택적으로 식각하여 상기 활성영역을 가로지르는 적어도 하나의 채널 트렌치를 형성하는 것을 포함한다. 상기 채널 트렌치의 측멱들 및 바닥면과 아울러서 상기 활성영역의 표면 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 반도체기판의 전면 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 적어도 상기 폴리실리콘막의 리세스된 영역을 채우는 평탄화된 버퍼층을 형성한다. 상기 평탄화된 버퍼층을 갖는 반도체기판의 전면 상에 금속 실리사이드막을 형성한다. 이어서, 상기 금속 실리사이드막, 상기 평탄화된 버퍼층 및 상기 폴리실리콘막을 연속적으로 패터닝하여 상기 채널 트렌치를 덮는 게이트 전극을 형성한다. 상기 게이트 전극은 상기 활성영역을 가로지르도록 형성한다.Other embodiments of the present invention provide a method of manufacturing a semiconductor device having a recessed gate. The method includes forming an isolation layer in a predetermined region of a semiconductor substrate to define an active region, and selectively etching a portion of the active region to form at least one channel trench across the active region. A gate insulating film is formed on the surface of the active region together with the sides and the bottom surface of the channel trench. A polysilicon film is formed on the entire surface of the semiconductor substrate having the gate insulating film. A planarized buffer layer is formed on the polysilicon film to fill at least the recessed region of the polysilicon film. A metal silicide film is formed on the entire surface of the semiconductor substrate having the planarized buffer layer. Subsequently, the metal silicide layer, the planarized buffer layer, and the polysilicon layer are successively patterned to form a gate electrode covering the channel trench. The gate electrode is formed to cross the active region.
바람직하게는, 상기 폴리실리콘막은 상기 트렌치 내부가 매립되도록 형성된다.Preferably, the polysilicon film is formed so that the inside of the trench is buried.
상기 평탄화된 버퍼층은 실리콘 질화막 또는 실리콘옥시나이트라이드(SiON)로 형성될 수 있다.The planarized buffer layer may be formed of silicon nitride or silicon oxynitride (SiON).
상기 평탄화된 버퍼층은 CMP 또는 에치백 공정을 사용하여 형성할 수 있다.The planarized buffer layer may be formed using a CMP or etch back process.
상기 금속 실리사이드막은 텅스텐 실리사이드(WSi), 텅스텐/텅스텐질화막(W/WN)복합체 및 텅스텐/텅스텐질화막/텅스텐 실리사이드(W/WN/WSi)복합체 중 어느 하나인 것으로 형성되는 것이 바람직하다.The metal silicide film is preferably formed of any one of tungsten silicide (WSi), tungsten / tungsten nitride film (W / WN) composite, and tungsten / tungsten nitride film / tungsten silicide (W / WN / WSi) composite.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to sufficiently convey the spirit of the present invention to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, lengths, thicknesses, and the like of layers and regions may be exaggerated for convenience of description. Like numbers refer to like elements throughout.
도 2는 본 발명의 실시예에 따른 리세스된 게이트를 갖는 반도체소자의 단면도이다.2 is a cross-sectional view of a semiconductor device having a recessed gate according to an embodiment of the present invention.
도 2를 참조하면, 반도체기판(100)의 소정영역에 활성영역(A)이 배치된다. 상기 활성영역(A)은 소자분리막(110)에 의해 한정되는 영역이다. 상기 활성영역(A)의 소정영역을 가로질러 채널 트렌치들(120)이 배치된다. 상기 채널 트렌치들(120)의 측벽들 및 바닥에 게이트 절연막 패턴들(130a)이 배치된다. 상기 게이트 절연막 패턴들(130a)상에 폴리실리콘 패턴들(140a)이 배치된다. 상기 폴리실리콘 패턴들(140a)은 상기 채널 트렌치들(120) 내부가 매립된 형태로 배치된다. 상기 폴리실리콘 패턴들(140a)은 상기 채널 트렌치들(120)의 표면 단차에 의해 발생된 리세스된 상부면을 갖는다. 상기 폴리실리콘 패턴들(140a)은 활성영역의 상부를 가로지르도록 배치된다. 상기 리세스된 상부면을 갖는 폴리실리콘 패턴들(140a) 상에 평탄화된 버퍼층들(155)이 배치된다. 상기 평탄화된 버퍼층들(155)은 적어도 상기 리세스된 상부면에 의해 둘러싸여지고, 평평한 상부면으로 이루어진다. 상기 평탄화된 버퍼층들(155)은 실리콘 질화막 또는 실리콘옥시나이트라이드(SiON)일 수 있다. 상기 평탄화된 버퍼층들(155) 및 상기 폴리실리콘 패턴들(140a) 상에 평평한 금속 실리사이드 패턴들(160a)이 배치된다. 따라서 상기 폴리실리콘 패턴(140a), 상기 평탄화된 버퍼층(155) 및 상기 금속 실리사이드 패턴(160a)으로 이루어진 리세스된 게이트들(175)이 제공된다. 상기 금속 실리사이드 패턴(160a)은 텅스텐 실리사이드(WSi), 텅스텐/텅스텐질화막(W/WN)복합체 및 텅스텐/텅스텐질화막/텅스텐 실리사이드(W/WN/WSi)복합체 중 어느 하나인 것이 바람직하다. 상기 금속실리사이드 패턴들(160a) 상에 하드 마스크 패턴들(170a)이 배치된다. 상기 리세스된 게이트들(175) 및 상기 하드 마스크 패턴들(170a)의 측벽들 상에 게이트 스페이서들(185)이 배치된다. 상기 소자분리막(I) 상부, 게이트 스페이서들(185) 및 하드 마스크 패턴들(170a) 상부에 식각저지막(195) 및 층간절연막(200)이 차례로 배치된다. 상기 식각저지막(195)은 실리콘 질화막일 수 있다. 상기 층간절연막(200) 및 상기 식각저지막(195) 내부에 반도체 기판을 노출시키는 자기정렬 콘택홀들(210)이 배치된다. 상기 자기정렬 콘택홀들(210)은 상기 게이트 스페이서들(185)을 식각저지막으로 이용하여 배치된다. Referring to FIG. 2, an active region A is disposed in a predetermined region of the semiconductor substrate 100. The active region A is a region defined by the device isolation layer 110. Channel trenches 120 are disposed across the predetermined area of the active area A. FIG. Gate insulating layer patterns 130a are disposed on sidewalls and a bottom of the channel trenches 120. Polysilicon patterns 140a are disposed on the gate insulating layer patterns 130a. The polysilicon patterns 140a may be disposed to fill the channel trenches 120. The polysilicon patterns 140a have a recessed top surface caused by the surface step of the channel trenches 120. The polysilicon patterns 140a are disposed to cross the upper portion of the active region. Planarized buffer layers 155 are disposed on the polysilicon patterns 140a having the recessed top surface. The planarized buffer layers 155 are at least surrounded by the recessed top surface and consist of a flat top surface. The planarized buffer layers 155 may be silicon nitride or silicon oxynitride (SiON). Flat metal silicide patterns 160a are disposed on the planarized buffer layers 155 and the polysilicon patterns 140a. Accordingly, recessed gates 175 including the polysilicon pattern 140a, the planarized buffer layer 155, and the metal silicide pattern 160a are provided. The metal silicide pattern 160a may be any one of tungsten silicide (WSi), tungsten / tungsten nitride film (W / WN) composite, and tungsten / tungsten nitride film / tungsten silicide (W / WN / WSi) composite. Hard mask patterns 170a are disposed on the metal silicide patterns 160a. Gate spacers 185 are disposed on sidewalls of the recessed gates 175 and the hard mask patterns 170a. An etch stop layer 195 and an interlayer insulating layer 200 are sequentially disposed on the device isolation layer I, the gate spacers 185, and the hard mask patterns 170a. The etch stop layer 195 may be a silicon nitride layer. Self-aligned contact holes 210 exposing a semiconductor substrate are disposed in the interlayer insulating layer 200 and the etch stop layer 195. The self-aligned contact holes 210 are disposed using the gate spacers 185 as an etch stop layer.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 리세스된 게이트를 갖는 반도체소자의 제조방법을 설명하기 위한 단면도들이다.3A to 3E are cross-sectional views illustrating a method of manufacturing a semiconductor device having a recessed gate according to an embodiment of the present invention.
도 3a를 참조하면, 반도체 기판(100)에 소자분리막(110)을 형성하여 활성영역(A)과 소자분리영역(I)을 마련한다. 상기 소자분리막(110)은 STI(shallow trench isolation) 공정으로 형성할 수 있다. 상기 반도체 기판(100)을 패터닝하여, 상기 활성영역(A) 내에 트렌치(120)를 형성한다. 이후, NH4OH, H2O2 및 H2 O의 혼합액인 세정용액을 이용한 습식 세정 공정 또는 상기 반도체 기판(100)과 반응하는 화학제를 이용한 건식 세정 공정을 이용하여 상기 트렌치(120)의 하부 모서리 부분을 완만하게 할 수도 있다. 상기 트렌치(120)가 형성된 상기 반도체 기판(100) 상에 게이트 절연막(130)을 형성한다. 상기 게이트 절연막(130) 상에 폴리실리콘막(140)을 형성한다. 상기 폴리실리콘막(140) 상에 버퍼층(150)을 형성한다. 폴리실리콘막(140)은 상기 트렌치(120) 내부가 매립되도록 형성되는 것이 바람직하다. 본 발명의 실시예에서 상기 버퍼층(150)은 실리콘 질화막 또는 실리콘옥시나이트라이드(SiON)으로 형성할 수 있다.Referring to FIG. 3A, an isolation region 110 is formed on a semiconductor substrate 100 to provide an active region A and an isolation region I. The device isolation layer 110 may be formed by a shallow trench isolation (STI) process. The semiconductor substrate 100 is patterned to form trenches 120 in the active region A. FIG. Subsequently, the trench 120 may be wet-processed using a cleaning solution which is a mixture of NH 4 OH, H 2 O 2, and H 2 O or a dry cleaning process using a chemical agent reacting with the semiconductor substrate 100. The lower edge can also be smoothed. A gate insulating layer 130 is formed on the semiconductor substrate 100 on which the trench 120 is formed. The polysilicon layer 140 is formed on the gate insulating layer 130. A buffer layer 150 is formed on the polysilicon layer 140. The polysilicon layer 140 may be formed to fill the trench 120. In the embodiment of the present invention, the buffer layer 150 may be formed of a silicon nitride film or silicon oxynitride (SiON).
도 3b를 참조하면, 상기 버퍼층(150)은 상기 폴리실리콘막(140)을 식각정지막으로 하여 평탄화 공정에 의해 평탄화된다. 평탄화 방법으로는 CMP 또는 에치백 공정을 사용할 수 있다. 이에 따라, 평평한 상부면을 갖는 평탄화된 버퍼층(155)이 형성된다. Referring to FIG. 3B, the buffer layer 150 is planarized by a planarization process using the polysilicon layer 140 as an etch stop layer. As the planarization method, a CMP or etch back process may be used. As a result, a planarized buffer layer 155 having a flat top surface is formed.
도 3c를 참조하면, 상기 평탄화된 버퍼층(155) 상에 금속 실리사이드막(160)을 형성한다. 상기 금속 실리사이드막은 텅스텐 실리사이드(WSi), 텅스텐/텅스텐질화막(W/WN)복합체 및 텅스텐/텅스텐질화막/텅스텐 실리사이드(W/WN/WSi)복합체 중 어느 하나일 수 있다. 상기 금속 실리사이드막(160) 상에 하드 마스크막(170)을 형성한다. Referring to FIG. 3C, a metal silicide layer 160 is formed on the planarized buffer layer 155. The metal silicide film may be any one of a tungsten silicide (WSi), a tungsten / tungsten nitride film (W / WN) composite, and a tungsten / tungsten nitride film / tungsten silicide (W / WN / WSi) composite. The hard mask layer 170 is formed on the metal silicide layer 160.
도 3d를 참조하면, 상기 하드 마스크막(170)을 패터닝하여 하드 마스크 패턴들(170a)을 형성한다. 상기 하드 마스크 패턴들(170a)을 식각마스크로 사용하여 상기 금속 실리사이드막(160), 상기 평탄화된 버퍼층(155), 상기 폴리실리콘막(140) 및 상기 게이트 절연막(130)을 차례로 식각하여 상기 트렌치들(120)의 상부를 가로지르는 리세스된 게이트 전극들을(175) 형성한다. 그 결과, 상기 게이트 전극들(175)의 각각은 차례로 적층된 폴리실리콘 패턴(140a), 상기 평탄화된 버퍼층(155) 및 금속 실리사이드 패턴(160a)을 포함한다.Referring to FIG. 3D, the hard mask layer 170 is patterned to form hard mask patterns 170a. The trench is formed by sequentially etching the metal silicide layer 160, the planarized buffer layer 155, the polysilicon layer 140, and the gate insulating layer 130 using the hard mask patterns 170a as an etch mask. Recessed gate electrodes 175 are formed across the top of the field 120. As a result, each of the gate electrodes 175 includes the polysilicon pattern 140a, the planarized buffer layer 155, and the metal silicide pattern 160a that are sequentially stacked.
도 3e를 참조하면, 상기 리세스된 게이트(175)를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 상기 리세스된 게이트(175)의 양옆에 엘디디 영역들(180)을 형성한다. 상기 리세스된 게이트들(175) 및 상기 하드 마스크 패턴들(170a)의 측벽들 상에 게이트 스페이서들(185)을 형성한다. 상기 게이트 스페이서들(185) 및 상기 하드 마스크 패턴들(170a)을 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 고농도 소오스/드레인 영역들(190)을 형성한다.Referring to FIG. 3E, impurity ions are implanted into the active region using the recessed gate 175 as an ion implantation mask to form LED regions 180 on both sides of the recessed gate 175. do. Gate spacers 185 are formed on sidewalls of the recessed gates 175 and the hard mask patterns 170a. High concentration source / drain regions 190 are formed by implanting impurity ions into the active region using the gate spacers 185 and the hard mask patterns 170a as an ion implantation mask.
상기 고농도 소오스/드레인 영역들(190)을 포함하는 반도체 기판의 전면 상에 식각저지막(195) 및 층간절연막(200)을 차례로 형성한다. 상기 식각저지막(195)은 상기 층간절연막(200)에 대하여 식각 선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성할 수 있다. 이어서, 상기 층간절연막(200) 및 상기 식각저지막(195)을 연속적으로 패터닝하여 상기 고농도 소오스/드레인 영역들(190)을 노출시키는 콘택홀들(210)을 형성한다. 상기 콘택홀들(210)은 상기 게이트 스페이서(185)를 식각저지막으로 사용하여 형성할 수 있다. 이 경우에, 상기 콘택홀들(210)은 자기정렬 콘택홀들에 해당한다. An etch stop layer 195 and an interlayer dielectric layer 200 are sequentially formed on the entire surface of the semiconductor substrate including the high concentration source / drain regions 190. The etch stop layer 195 may be formed of an insulating layer having an etch selectivity with respect to the interlayer insulating layer 200, for example, a silicon nitride layer. Subsequently, the interlayer insulating layer 200 and the etch stop layer 195 are successively patterned to form contact holes 210 exposing the high concentration source / drain regions 190. The contact holes 210 may be formed using the gate spacer 185 as an etch stop layer. In this case, the contact holes 210 correspond to self-aligned contact holes.
전술한 바와 같이 이루어지는 본 발명은, 리세스된 게이트 내에 존재하던 트렌치 구조에 의한 계면의 요철을 버퍼층에 의해 평탄화 시킴으로서, 요철구조 상에서 발생하던 금속 실리사이드의 열팽창에 의한 쪼개짐 현상을 방지할 수 있다. 아울러, 리세스된 게이트 전극과 자기정렬콘택 전극간의 게이트 스페이서가 디자인 형태로 확보되어 쇼트의 발생을 방지할 수 있다. 결과적으로, 고집적이 가능하면서 쇼트의 발생률이 적은 반도체소자를 구현할 수 있다.According to the present invention made as described above, the unevenness of the interface due to the trench structure existing in the recessed gate is flattened by the buffer layer, thereby preventing the cracking phenomenon due to thermal expansion of the metal silicide generated on the uneven structure. In addition, a gate spacer between the recessed gate electrode and the self-aligned contact electrode may be secured in a design shape to prevent occurrence of a short. As a result, it is possible to implement a semiconductor device having high integration and low incidence of short.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자 제조공정 단면도들이다.1A to 1C are cross-sectional views of a semiconductor device manufacturing process according to the prior art.
도 2는 본 발명의 실시예에 따른 반도체소자의 단면도이다.2 is a cross-sectional view of a semiconductor device according to an embodiment of the present invention.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자 제조공정 단면도들이다.3A to 3E are cross-sectional views of a semiconductor device manufacturing process according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 도면 부호의 설명 *Explanation of reference numerals for the main parts of the drawing
A : 활성영역 I : 소자분리영역 A: active region I: isolation region
100: 반도체 기판 110: 소자분리막100: semiconductor substrate 110: device isolation film
120: 트렌치 구조 130: 게이트 절연막120: trench structure 130: gate insulating film
140a: 폴리실리콘막 패턴 155: 평탄화된 버퍼층 140a: polysilicon film pattern 155: planarized buffer layer
160a: 금속 실리사이드 패턴 170a: 하드 마스크 패턴160a: metal silicide pattern 170a: hard mask pattern
175: 리세스된 게이트 185: 게이트 스페이서175: recessed gate 185: gate spacer
180, 190: 소오스/드레인 200: 층간 절연막180, 190: source / drain 200: interlayer insulating film
210: 자기정렬 콘택홀 210: self-aligned contact hole
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7847367B2 (en) | 2006-11-15 | 2010-12-07 | Samsung Electronics Co., Ltd. | Semiconductor devices having a gate electrode and methods of fabricating the same |
| US8445957B2 (en) | 2010-04-09 | 2013-05-21 | Hynix Semiconductor Inc. | Semiconductor device and method of manufacturing the same |
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2003
- 2003-11-28 KR KR1020030085846A patent/KR20050052027A/en not_active Application Discontinuation
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