KR100713927B1 - Method of manufacturing semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 상부에 하드마스크막을 갖는 게이트 및 소오스/드레인영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트를 덮도록 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 소오스/드레인영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 상기 게이트가 노출될 때까지 CMP하는 단계; 상기 폴리실리콘막이 형성된 기판 결과물의 전면 상에 금속막을 형성하는 단계; 상기 금속막 상에 캡핑막을 형성하는 단계; 상기 금속막과 폴리실리콘막이 반응하여 콘택홀 상단부에 금속실리사이드막이 형성되도록 기판 결과물을 열처리하는 단계; 및 상기 캡핑막 및 상기 열처리시 반응하지 않고 잔류된 금속막을 제거하여 상기 폴리실리콘막과 금속실리사이드막의 적층막으로 이루어진 랜딩플러그를 형성하는 단계;를 포함한다. The present invention discloses a method for manufacturing a semiconductor device. The disclosed method includes providing a semiconductor substrate having a gate and a source / drain region having a hard mask film thereon; Forming an interlayer insulating film on an entire surface of the semiconductor substrate to cover the gate; Etching the interlayer insulating layer to form contact holes for simultaneously exposing source / drain regions between several gates and gates; Forming a polysilicon film on the interlayer insulating film to fill the contact hole; CMPing the polysilicon film until the gate is exposed; Forming a metal film on an entire surface of the substrate product on which the polysilicon film is formed; Forming a capping film on the metal film; Heat treating a substrate resultant such that the metal film and the polysilicon film react to form a metal silicide film on an upper end of a contact hole; And removing the capping film and the metal film remaining without reacting during the heat treatment to form a landing plug formed of a laminated film of the polysilicon film and the metal silicide film.
Description
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a semiconductor device in accordance with an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 반도체 기판 101 : 소자분리막100
102 : 게이트절연막 103 : 게이트도전막102 gate
104 : 하드마스크막 105 : 게이트104: hard mask film 105: gate
106 : 스페이서 107 : 소오스/드레인영역106: spacer 107: source / drain region
108 : 층간절연막 109 : 폴리실리콘막108: interlayer insulating film 109: polysilicon film
110 : 코발트막 110a : 코발트실리사이드막110:
111 : 캡핑막 LP : 랜딩플러그111: capping film LP: landing plug
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 소자 특성이 열화되는 문제점 없이 금속막을 랜딩플러그 물질로 적용하여 콘택 저항을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device that can improve the contact resistance by applying a metal film as a landing plug material without the problem of deterioration of device characteristics.
주지된 바와 같이, 디램(DRAM)과 같은 반도체 소자에서 랜딩플러그(Landing Plug)는 트랜지스터의 접합영역(소오스/드레인영역)과 비트라인 및 캐패시터를 전기적으로 연결시켜주는 콘택용 플러그의 일종이다. As is well known, a landing plug in a semiconductor device such as a DRAM is a type of contact plug that electrically connects a junction region (source / drain region) of a transistor, a bit line, and a capacitor.
일반적으로, 상기 랜딩플러그의 형성은 활성영역을 한정하는 소자분리막이 구비된 반도체 기판 상에 게이트들을 형성한 후, 상기 게이트 양측 활성영역 내에 소오스/드레인영역을 형성하고, 상기 결과물 상에 게이트를 덮도록 층간절연막을 형성하고 나서, 상기 층간절연막을 식각하여 수 개의 게이트들 및 이들 사이의 소오스/드레인영역을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 플러그용 도전막으로 매립하여 랜딩플러그를 형성하고, 상기 랜딩플러그들과 콘택되도록 비트라인 및 캐패시터를 형성하는 방식으로 진행된다.In general, the landing plug may be formed by forming gates on a semiconductor substrate having an isolation layer defining an active region, then forming source / drain regions in both active regions of the gate, and covering the gate on the resultant. After the interlayer insulating film is formed, a contact hole is formed by etching the interlayer insulating film to expose several gates and source / drain regions therebetween, and then filling the contact hole with a plug conductive film to form a landing plug. And a bit line and a capacitor to be in contact with the landing plugs.
그런데, 반도체 소자가 미세화됨에 따라, 0.10㎛ 이하의 디자인 룰(design rule)을 갖는 소자에서는 콘택용 플러그의 저항 증가로 인해 전류구동력 확보가 큰 문제로 대두되게 되었다. 이것은 현재까지 콘택용 플러그 물질로 사용되어 왔던 폴리실리콘의 저항이 디자인 룰이 감소함에 따라 기하급수적으로 증가하기 때문이다. 향후 플러그용 콘택홀의 크기가 50nm 이하가 되는 고집적 소자에서는 플러그 물질인 폴리실리콘의 높은 저항으로 인해 원하는 소자의 특성을 얻기 힘들 것으로 예견되고 있다. However, as semiconductor devices have been miniaturized, securing a current driving force has become a big problem in devices having a design rule of 0.10 μm or less due to an increase in resistance of contact plugs. This is because the resistance of polysilicon, which has been used as a contact plug material until now, increases exponentially with decreasing design rules. In the future, in the highly integrated device having a plug contact hole of 50 nm or less, the high resistance of polysilicon, a plug material, is expected to prevent the desired device characteristics.
이에, 폴리실리콘이 갖는 물질적 한계를 극복하기 위한 방법의 하나로 코발트(Co)와 같은 금속계 물질을 콘택 물질로 적용하는 방법이 제안되었다. 콘택 물질로서 금속계 물질을 적용하는 경우, 상기 금속계 물질의 비저항이 실리콘에 비해 매우 낮기 때문에 콘택 물질로 폴리실리콘을 이용하는 경우 보다 콘택 저항을 크게 낮출 수 있다. Thus, as a method for overcoming the material limitations of polysilicon, a method of applying a metal-based material such as cobalt (Co) as a contact material has been proposed. In the case of applying the metal-based material as the contact material, since the specific resistance of the metal-based material is much lower than that of silicon, the contact resistance may be significantly lower than when using polysilicon as the contact material.
그러나, 금속계 물질을 실리콘 재질의 반도체 기판 상에 직접 형성하게 되면 금속원자에 의해 기판 활성영역이 오염되어 리프레쉬(refresh) 특성이 열화된다는 문제가 있다. 그러므로, 기판의 오염을 방지하면서 금속계 물질을 콘택용 플러그 물질로 적용할 수 있는 방법이 요구되고 있다. However, when a metal-based material is directly formed on a semiconductor substrate made of silicon, there is a problem in that the active region of the substrate is contaminated by metal atoms, thereby degrading refresh characteristics. Therefore, there is a need for a method capable of applying a metallic material as a contact plug material while preventing contamination of the substrate.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 콘택 저항을 낮춰주기 위해 금속계 물질을 랜딩플러그 물질로 적용하는 경우 금속계막과 기판이 직적 콘택할 때 유발되는 기판 오염 문제를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems, and when the metal-based material is applied as the landing plug material to lower the contact resistance, the substrate contamination problem caused when the metal-based film and the substrate are in direct contact. It is an object of the present invention to provide a method for manufacturing a semiconductor device that can be prevented.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 상부에 하드마스크막을 갖는 게이트 및 소오스/드레인영역이 형성된 반도체 기판을 제공하는 단계; 상기 게이트를 덮도록 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 수 개의 게이트 및 게이트들 사이의 소오스/드레인영역을 동시에 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 층간절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막을 상기 게이트가 노출될 때까지 CMP하는 단계; 상기 폴리실리콘막이 형성된 기판 결과물의 전면 상에 금속막을 형성하는 단계; 상기 금속막 상에 캡핑막을 형성하는 단계; 상기 금속막과 폴리실리콘막이 반응하여 콘택홀 상단부에 금속실리사이드막이 형성되도록 기판 결과물을 열처리하는 단계; 및 상기 캡핑막 및 상기 열처리시 반응하지 않고 잔류된 금속막을 제거하여 상기 폴리실리콘막과 금속실리사이드막의 적층막으로 이루어진 랜딩플러그를 형성하는 단계;를 포함한다. A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of providing a semiconductor substrate having a gate and a source / drain region having a hard mask film on the top; Forming an interlayer insulating film on an entire surface of the semiconductor substrate to cover the gate; Etching the interlayer insulating layer to form contact holes for simultaneously exposing source / drain regions between several gates and gates; Forming a polysilicon film on the interlayer insulating film to fill the contact hole; CMPing the polysilicon film until the gate is exposed; Forming a metal film on an entire surface of the substrate product on which the polysilicon film is formed; Forming a capping film on the metal film; Heat treating a substrate resultant such that the metal film and the polysilicon film react to form a metal silicide film on an upper end of a contact hole; And removing the capping film and the metal film remaining without reacting during the heat treatment to form a landing plug formed of a laminated film of the polysilicon film and the metal silicide film.
여기서, 상기 금속막은 코발트막으로 형성한다. Here, the metal film is formed of a cobalt film.
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상기 캡핑막은 Ti막, TiN막 및 Ti/TiN막으로 구성된 그룹으로부터 선택되는 어느 하나의 막으로 형성한다. The capping film is formed of any one film selected from the group consisting of a Ti film, a TiN film, and a Ti / TiN film.
상기 잔류된 금속막을 제거하는 단계는 습식식각으로 수행한다. Removing the remaining metal film is performed by wet etching.
상기 잔류된 금속막을 제거하는 단계 후, 상기 금속실리사이드막이 형성된 기판 결과물을 추가적으로 열처리하는 단계를 더 포함한다. After removing the remaining metal film, the method further comprises the step of further heat-treating the substrate product on which the metal silicide film is formed.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(101)이 구비된 반도체 기판(100) 내에 공지의 웰(well) 이온주입 및 채널 이온주입을 수행한 후, 상기 기판(100) 상에 게이트절연막(102), 게이트도전막(103) 및 하드마스크막(104)을 차례로 형성한다. 여기서, 상기 게이트절연막(102)은 통상 열산화 공정에 의한 산화막 으로 형성하고, 게이트도전막(103)은 폴리실리콘막과 금속막의 적층막으로 형성하며, 하드마스크막(104)은 질화막을 형성한다. Referring to FIG. 1A, after well-known well ion implantation and channel ion implantation are performed in a
그런 다음, 상기 하드마스크막(104) 상에 게이트 형성 영역을 정의하는 감광막패턴(미도시)을 형성하고, 상기 감광막패턴을 식각마스크로 이용해서 하드마스크막(104)을 식각한다. 그리고 나서, 잔류된 감광막패턴을 제거한다. Thereafter, a photoresist pattern (not shown) defining a gate formation region is formed on the
계속해서, 상기 식각된 하드마스크막(104)을 식각마스크막으로 이용해서 게이트도전막(103) 및 게이트절연막(102)을 식각하여 게이트(105)를 형성한다. Subsequently, the gate
다음으로, 상기 게이트(105) 양측벽에 질화막 재질의 스페이서(106)를 형성하고, 상기 스페이서(106)를 포함한 게이트(105) 양측의 기판 활성영역 내에 불순물을 이온주입하여 소오스/드레인영역(107)을 형성한다. Next, a
도 1b를 참조하면, 상기 스페이서(106)를 포함한 게이트(105)를 덮도록 기판 결과물 상에 층간절연막(108)을 형성하고, 상기 층간절연막(108)을 식각하여 수 개의 게이트(105) 및 그들 사이의 소오스/드레인영역(107)을 동시에 노출시키는 랜딩플러그용 콘택홀(H)을 형성한다. Referring to FIG. 1B, an interlayer
도 1c를 참조하면, 상기 콘택홀(H)을 매립하도록 층간절연막(108) 상에 도핑된 폴리실리콘막(109)을 형성한다. 그런 다음, 상기 폴리실리콘막(109)을 게이트(105)의 하드마스크막(104)이 노출될 때까지 CMP(Chemical Mechanical Polishing)한다. Referring to FIG. 1C, a doped
다음으로, 상기 폴리실리콘막(109)이 형성된 기판 결과물 전면 상에 CVD(Chemical Vaporization Deposition) 또는 PVD(Physical Vaporization Deposition) 공정으로 코발트막(110)을 형성하고, 이어서, 상기 코발트막(110) 상에 캡핑막(111)을 형성한다. 여기서, 상기 캡핑막(111)은 Ti막, TiN막 또는 Ti/TiN막으로 형성할 수 있는데, 이후 열처리시 코발트막(110) 상부로 열이 빠져나가는 것을 차단하여 열처리 효율을 높여주며, 코발트막(110)이 산화되는 것을 방지하는 역할을 한다. Next, a
도 1d를 참조하면, 상기 기판 결과물을 열처리하여 코발트막(110)과 일부 두께의 폴리실리콘막(109)을 반응시킴으로써, 콘택홀(H) 상단부에 코발트실리사이드막(110a)을 형성시킨다. 그런 다음, 상기 열처리 후 잔류된 코발트막(110)과 캡핑막(111)을 습식식각 공정으로 제거한다. 이로써, 폴리실리콘막(109)과 코발트실리사이드막(110a)의 적층막으로 이루어진 랜딩플러그(LP)가 형성된다. Referring to FIG. 1D, a
상기 열처리시 코발트실리사이드막(110a)이 소오스/드레인영역(107)과 접하지 않도록 해야 하는데, 이는 코발트막(110a)의 형성 두께 및 열처리 조건을 조절함으로써 가능하다. During the heat treatment, the
그리고, 상기 잔류된 코발트막(110)과 캡핑막(111)을 제거하는 단계 후, 상기 코발트실리사이드막(110a)이 형성된 기판 결과물을 열처리하는 단계를 더 추가하여 코발트실리사이드막(110a)을 결정화시킴으로써 막질을 개선함이 바람직하다. In addition, after removing the remaining
여기서, 상기 소오스/드레인영역(107) 중에서 소오스영역 상에 형성된 랜딩플러그(LP)는 이후 스토리지노드용 플러그를 통해 캐패시터와 연결되고, 드레인영역 상에 형성된 랜딩플러그(LP)는 비트라인과 연결된다. Here, the landing plug LP formed on the source region among the source /
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 수행하여 본 발명의 반도체 소자를 제조한다. Subsequently, although not shown, the semiconductor device of the present invention is manufactured by sequentially performing a subsequent series of known processes.
이와 같이, 본 발명은 랜딩플러그를 소오스/드레인영역과 접하면서 콘택홀 일부를 매립하는 폴리실리콘막과, 상기 폴리실리콘막 상에 형성되며 나머지 콘택홀 부분을 매립하는 금속실리사이드막의 적층막으로 형성함으로써, 금속계막이 기판과 직접 콘택되지 않도록 하여 금속계막의 확산에 의한 소오스/드레인영역의 특성 열화를 방지할 수 있다. 이 같이, 본 발명은 소자 특성 열화의 문제점 없이 금속계막을 랜딩플러그 물질로 적용함으로써, 폴리실리콘 단일막을 랜딩플러그 물질로 적용한 종래 기술에 비해 랜딩플러그의 저항을 감소시킬 수 있어서, 소자의 동작 특성을 개선할 수 있다. As described above, the present invention is formed by forming a landing plug as a laminated film of a polysilicon film filling a part of a contact hole while contacting a source / drain region, and a metal silicide film formed on the polysilicon film and filling the remaining contact hole part. In addition, the metal-based film may not be in direct contact with the substrate, thereby preventing deterioration of characteristics of the source / drain regions due to diffusion of the metal-based film. As described above, the present invention can reduce the resistance of the landing plug by applying a metal-based film as the landing plug material without the problem of deteriorating device characteristics, thereby improving the resistance of the landing plug, compared to the prior art in which the polysilicon single film is used as the landing plug material. can do.
따라서, 본 발명은 콘택홀의 크기가 50nm 이하인 고집적 소자에서 요구되는 랜딩플러그의 저항 특성을 만족시킬 수 있는 바, 반도체 소자의 고집적화 및 고속화 추세에 용이하게 대응할 수 있다. Therefore, the present invention can satisfy the resistance characteristics of the landing plug required in the highly integrated device having a contact hole size of 50 nm or less, and thus can easily cope with the trend of high integration and high speed of semiconductor devices.
또한, 본 발명은 앞서 설명한 바와 같이 랜딩플러그 자체의 저항을 개선할 수 있을 뿐 아니라, 랜딩플러그와 비트라인 또는 랜딩플러그와 스토리지노드용 플러그 간의 콘택 저항 또한 감소시킬 수 있다. In addition, as described above, the present invention can not only improve the resistance of the landing plug itself, but also reduce the contact resistance between the landing plug and the bit line or the landing plug and the plug for the storage node.
아울러, 본 발명은 랜딩플러그와 콘택하는 비트라인 및 스토리지노드용 플러그를 형성할 때, 랜딩플러그의 금속실리사이드막이 식각정지막으로 작용하기 때문에 랜딩플러그의 손실(loss)이 방지되어, 랜딩플러그 손실에 따른 콘택 면적 감소 및 SAC(Self Aligned Contact) 공정 마진 감소와 같은 문제를 개선할 수 있다. In addition, the present invention, when forming the bit line and the storage node plug in contact with the landing plug, because the metal silicide film of the landing plug acts as an etch stop layer, the loss of the landing plug is prevented, As a result, problems such as a decrease in contact area and a decrease in self aligned contact (SAC) process margins can be solved.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지 만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.Hereinbefore, the present invention has been illustrated and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the spirit and scope of the present invention. It will be readily apparent to those skilled in the art that various modifications and variations can be made.
이상에서와 같이, 본 발명은 반도체 소자의 랜딩플러그를 소오스/드레인영역과 접하는 폴리실리콘막과, 폴리실리콘막 상에 형성된 금속계막의 적층막으로 형성함으로써, 금속계막이 기판과 직접 콘택되지 않도록 하여 금속계막의 확산에 의한 소오스/드레인영역의 특성 열화를 방지하면서, 랜딩플러그의 저항을 감소시켜 소자의 동작 특성을 개선할 수 있다. As described above, the present invention forms a landing plug of a semiconductor element by a laminated film of a polysilicon film in contact with a source / drain region and a metal based film formed on the polysilicon film, thereby preventing the metal based film from directly contacting the substrate. It is possible to improve the operating characteristics of the device by reducing the resistance of the landing plug while preventing the deterioration of the characteristics of the source / drain regions due to diffusion.
따라서, 본 발명은 콘택홀의 크기가 50nm 이하인 고집적 소자에서 요구되는 랜딩플러그의 저항 특성을 만족시킬 수 있는 바, 반도체 소자의 고집적화 및 고속화 추세에 용이하게 대응할 수 있다. Therefore, the present invention can satisfy the resistance characteristics of the landing plug required in the highly integrated device having a contact hole size of 50 nm or less, and thus can easily cope with the trend of high integration and high speed of semiconductor devices.
또한, 본 발명은 랜딩플러그와 비트라인 또는 랜딩플러그와 스토리지노드용 플러그 간의 콘택 저항을 감소시킬 수 있다. In addition, the present invention can reduce the contact resistance between the landing plug and the bit line or the landing plug and the storage node plug.
아울러, 본 발명은 랜딩플러그와 콘택하는 비트라인 및 스토리지노드용 플러그를 형성하기 위한 콘택홀 형성시, 랜딩플러그의 금속계막이 식각정지막으로 작용하기 때문에 랜딩플러그의 손실(loss)이 방지되어, 랜딩플러그 손실에 따른 콘택 면적 감소 및 SAC(Self Aligned Contact) 공정 마진 감소와 같은 문제를 개선할 수 있다. In addition, the present invention prevents the loss of the landing plug because the metal layer of the landing plug acts as an etch stop layer when forming a contact hole for forming a bit line and a storage node plug that contacts the landing plug. Problems such as reduced contact area due to plug loss and reduced margin for self-aligned contact (SAC) processes can be improved.
Claims (6)
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060010406A KR100713927B1 (en) | 2006-02-03 | 2006-02-03 | Method of manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060010406A KR100713927B1 (en) | 2006-02-03 | 2006-02-03 | Method of manufacturing semiconductor device |
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| KR100713927B1 true KR100713927B1 (en) | 2007-05-07 |
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| KR1020060010406A KR100713927B1 (en) | 2006-02-03 | 2006-02-03 | Method of manufacturing semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109119421A (en) * | 2018-07-11 | 2019-01-01 | 上海华虹宏力半导体制造有限公司 | The process of 1.5T SONOS flash memory |
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| KR20050015109A (en) * | 2003-08-02 | 2005-02-21 | 삼성전자주식회사 | Method for fabricating a semiconductor device |
| KR20050056353A (en) * | 2003-12-10 | 2005-06-16 | 주식회사 하이닉스반도체 | Method for forming landing plug poly of semiconductor device |
| KR100532941B1 (en) * | 1999-06-21 | 2005-12-02 | 주식회사 하이닉스반도체 | Method of manufacturing semiconductor |
-
2006
- 2006-02-03 KR KR1020060010406A patent/KR100713927B1/en not_active IP Right Cessation
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