KR100762895B1 - Method of manufacturing semiconductor device with recess gate - Google Patents

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Abstract

A method for manufacturing a semiconductor device having a recessed gate is provided to improve the electric field concentration phenomenon in a channel and to improve GIDL(Gate Induced Drain Leakage) by forming an N-type poly silicon film at both side walls of a groove for the recessed gate and forming a P-type poly silicon film except for the both side walls. A recess mask(5) exposing a region for forming a recessed gate(33) is formed on a semiconductor substrate. A groove is formed by etching the recessed mask and the substrate. A gate insulating layers(27,29) are formed on a surface of the groove. A first spacer(28) composed of an N-type poly silicon is formed at both side walls including the recessed mask and the gate insulating layer. A P-type poly silicon(30) is formed on the resultant structure including the first spacer to cover the groove. A metal field film(31) and a hard mask film(32) are formed sequentially. The recessed gate is formed on the groove. A source/drain region(35) is formed at the recessed gate. A second spacer(36) is formed at the both side walls of the recessed gate.

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}A method of manufacturing a semiconductor device having a recess gate {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1a 내지 도 1d는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device having a recess gate according to the related art.

도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2E are cross-sectional views illustrating processes of manufacturing a semiconductor device having a recess gate according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21 : 반도체 기판 22 : 소자분리막21 semiconductor substrate 22 device isolation film

23 : 패드산화막 24 : 폴리실리콘막23: pad oxide film 24: polysilicon film

25 : 리세스 마스크 26 : 마스크패턴25: recess mask 26: mask pattern

H´ : 홈 27 : 제1게이트절연막H´: Groove 27: First gate insulating film

28 : 제1스페이서 29 : 제2게이트절연막28: first spacer 29: second gate insulating film

30 : P형 폴리실리콘막 31 : 금속계막30 P-type polysilicon film 31 metal film

32 : 하드마스크막 33 : 리세스 게이트32: hard mask layer 33: recess gate

34 : 산화막 35 : 소오스/드레인 영역34: oxide film 35: source / drain region

36 : 제2스페이서36: second spacer

본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 홈 양측 모서리에서의 전계 집중현상을 개선시켜 충분한 정체 시간(Retention Time)을 확보하며, GIDL 현상 및 리프레쉬 특성을 효과적으로 개선시킬 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a recess gate, and in particular, to improve electric field concentration at both edges of a groove to secure sufficient retention time, and to effectively improve GIDL and refresh characteristics. The present invention relates to a method for manufacturing a semiconductor device having a recess gate.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations into junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.As a result, a so-called short channel effect is generated in which interference between the source / drain regions increases, control of the gate decreases, and the threshold voltage Vt rapidly decreases. In addition, a problem arises in that the refresh characteristic is deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming the problems associated with the high integration.

이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.As a result, researches on ideas and actual process development researches on how to implement a MOSFET device having various types of recess channels capable of securing an effective channel length have been actively conducted.

이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device having a recess gate according to the related art will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 구비된 반도체 기판(1) 상에 패드산화막(3)과 폴리실리콘막(4)의 적층구조로 구성되는 리세스 마스크(5)를 형성하고, 상기 리세스 마스크(5)를 패터닝하여 리세스 게이트 형성 영역을 노출시킨다.Referring to FIG. 1A, a recess mask 5 having a stack structure of a pad oxide film 3 and a polysilicon film 4 on a semiconductor substrate 1 having an isolation layer 2 defining an active region is illustrated. Is formed and the recess mask 5 is patterned to expose the recess gate formation region.

도 1b를 참조하면, 상기 리세스 마스크에 의해 노출된 기판(1) 부분을 식각하여 리세스 게이트용 홈(H)을 형성하고 리세스 마스크를 제거한 다음, 상기 홈(H)을 포함한 기판(1) 표면 상에 게이트절연막(6)을 형성한다. 여기서, 상기 홈(H)은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막(6)은 통상 열산화 공정에 의한 산화막으로 형성한다.Referring to FIG. 1B, a portion of the substrate 1 exposed by the recess mask is etched to form a recess gate groove H, a recess mask is removed, and the substrate 1 including the groove H is removed. The gate insulating film 6 is formed on the surface. The groove H is formed through a dry etching process, and the gate insulating layer 6 is formed of an oxide film by a thermal oxidation process.

도 1c를 참조하면, 상기 게이트절연막(6) 상에 홈(H)을 완전 매립하도록 게이트도전막(7)을 증착한 다음, 상기 게이트도전막(7) 상에 금속계막(8)과 하드마스크막(9)을 증착한다. 이때, 상기 게이트도전막(7)은 통상 폴리실리콘막으로 형성하고, 상기 금속계막(8)은 텅스텐막, 또는, 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(9)은 질화막으로 형성한다.Referring to FIG. 1C, the gate conductive layer 7 is deposited to completely fill the groove H on the gate insulating layer 6, and then the metal layer 8 and the hard mask on the gate conductive layer 7. The film 9 is deposited. At this time, the gate conductive film 7 is usually formed of a polysilicon film, the metal-based film 8 is formed of a tungsten film or a tungsten silicide film, and the hard mask film 9 is formed of a nitride film.

도 1d를 참조하면, 상기 막들(6,7,8,9)을 차례로 패터닝하여 상기 홈(H) 상에 리세스 게이트(10)를 형성하고 상기 리세스 게이트(10)의 양측벽에 스페이서(11)를 형성한 다음, 상기 리세스 게이트(10) 양측의 기판(1) 표면 내에 소오스/드레인 영역(12)을 형성한다.Referring to FIG. 1D, the layers 6, 7, 8, and 9 are patterned in order to form a recess gate 10 on the groove H, and spacers on both sidewalls of the recess gate 10. 11), the source / drain regions 12 are formed in the surface of the substrate 1 on both sides of the recess gate 10.

이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게 이트를 갖는 반도체 소자를 제조한다.Subsequently, although not shown, a subsequent known step is sequentially performed to manufacture a semiconductor device having a recess gate.

그러나, 종래기술에 따른 반도체 소자의 제조시 상기 홈의 하부의 전계 집중현상은 획기적으로 개선되나, 상기 홈 양측벽의 GIDL(Gate Induced Drain Leakage) 현상이 심화되어 소자의 리프레쉬 특성이 열화된다는 문제점이 발생한다.However, when the semiconductor device according to the related art is manufactured, the concentration of the electric field in the lower part of the groove is remarkably improved, but the GIDL (Gate Induced Drain Leakage) phenomenon on both side walls of the groove is intensified, thereby degrading the refresh characteristics of the device. Occurs.

여기서, 상기 GIDL 현상은 상기 홈의 양측 모서리에 전계(Electric field)가 집중됨에 따라 전류가 누설되는 현상으로서, 소자의 리프레쉬 시간을 감소시키는 주요 요인이므로 소자의 고집적화와 신뢰성 향상을 위해서는 반드시 해결해야 하는 과제이다.Here, the GIDL phenomenon is a phenomenon in which current leaks due to concentration of electric fields at both edges of the groove, and is a major factor in reducing the refresh time of the device, which must be solved for high integration and improved reliability of the device. It is a task.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 리세스 게이트를 갖는 반도체 소자의 제조시 홈 양측 모서리에서의 전계 집중현상을 개선시켜 충분한 정체 시간을 확보하며, GIDL 현상 및 리프레쉬 특성을 효과적으로 개선시킬 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, to improve the electric field concentration phenomenon at the corners of both sides of the groove when manufacturing a semiconductor device having a recess gate, to ensure sufficient retention time, GIDL phenomenon and An object of the present invention is to provide a method for manufacturing a semiconductor device having a recess gate that can effectively improve the refresh characteristics.

상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계; 상기 리세스 마스크 및 기판을 차례로 식각하여 상기 기판 상에 홈을 형성하는 단계; 상기 홈의 표면 상에 게이트절연막을 형성하는 단계; 상기 리세스 마스크 및 게이트절연막을 포함한 홈의 양측벽에 N형 폴리실리콘 막으로 이루어진 제1스페이서를 형성하는 단계; 상기 제1스페이서를 포함한 기판 결과물 상에 상기 홈을 매립하도록 P형 폴리실리콘막을 형성하는 단계; 상기 리세스 마스크가 노출되도록 P형 폴리실리콘막을 CMP하는 단계; 상기 CMP된 P형 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 금속계막, P형 폴리실리콘막 및 리세스 마스크를 차례로 패터닝하여 홈 상에 리세스 게이트를 형성하는 단계; 상기 리세스 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 및 상기 리세스 게이트의 양측벽에 제2스페이서를 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device having a recess gate of the present invention for achieving the above object comprises the steps of: forming a recess mask exposing a recess gate formation region on a semiconductor substrate; Sequentially etching the recess mask and the substrate to form a groove on the substrate; Forming a gate insulating film on a surface of the groove; Forming a first spacer made of an N-type polysilicon film on both sidewalls of the groove including the recess mask and the gate insulating film; Forming a P-type polysilicon film to fill the groove on the substrate resultant including the first spacer; CMPing the P-type polysilicon film to expose the recess mask; Sequentially forming a metal-based film and a hard mask film on the CMP-type polysilicon film; Patterning the hard mask layer, the metal layer, the P-type polysilicon layer, and the recess mask in order to form a recess gate on the groove; Forming a source / drain region in the substrate surface on both sides of the recess gate; And forming second spacers on both sidewalls of the recess gate.

여기서, 상기 제1스페이서를 형성하는 단계 후, 그리고, 상기 홈을 매립하도록 P형 폴리실리콘막을 형성하는 단계 전, 상기 제1스페이서를 포함한 기판 결과물 상에 절연막을 형성하는 단계;를 더 포함한다.The method may further include forming an insulating film on the substrate product including the first spacer after the forming of the first spacer and before forming the P-type polysilicon layer to fill the groove.

상기 절연막은 산화막을 사용하여 10∼200Å의 두께로 형성한다.The said insulating film is formed in the thickness of 10-200 micrometers using an oxide film.

상기 리세스 마스크 상의 절연막 부분은 상기 P형 폴리실리콘막을 CMP할 때, 함께 제거된다.The insulating film portion on the recess mask is removed together when CMPing the P-type polysilicon film.

상기 절연막은 상기 P형 폴리실리콘막의 CMP후, 상기 리세스 마스크 측면 상단부에서 50∼1000Å의 두께만큼 선택적으로 제거된다.After the CMP of the P-type polysilicon film, the insulating film is selectively removed by a thickness of 50 to 1000 에서 at an upper end of the side surface of the recess mask.

상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소오스/드레인 영역을 형성하는 단계 전, 상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;를 더 포함한다.And forming an oxide film on both sidewalls of the recess gate except for the hard mask layer after the forming of the recess gate and before forming the source / drain region.

상기 리세스 마스크는 패드산화막과 폴리실리콘막의 적층구조로 형성한다.The recess mask is formed in a stacked structure of a pad oxide film and a polysilicon film.

상기 폴리실리콘막은 1.0×1020∼1.0×1023 이온/cm3의 농도를 갖는 N형 폴리실리콘막으로 형성한다.The polysilicon film is formed of an N-type polysilicon film having a concentration of 1.0 × 10 20 to 1.0 × 10 23 ions / cm 3 .

상기 P형 폴리실리콘막은 1.0×1020∼1.0×1023 이온/cm3의 농도를 갖는 P형 폴리실리콘막으로 형성한다.The P-type polysilicon film is formed of a P-type polysilicon film having a concentration of 1.0 × 10 20 to 1.0 × 10 23 ions / cm 3 .

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 리세스 게이트용 홈의 하부에는 P형 폴리실리콘막을 형성하고, 상기 홈의 양측벽에는 N형 폴리실리콘막을 형성한다. 이렇게 하면, 상기 홈 하부에서의 전계 집중현상이 억제됨과 동시에, 홈 양측벽의 GIDL 현상이 개선되어 소자의 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.First, the technical principle of the present invention will be briefly described. According to the present invention, a P-type polysilicon film is formed at a lower portion of a recess gate groove during fabrication of a semiconductor device having a recess gate, and an N-type is formed at both side walls of the groove. A polysilicon film is formed. In this way, the electric field concentration phenomenon at the lower portion of the groove is suppressed, and the GIDL phenomenon at both side walls of the groove is improved to effectively improve the refresh characteristics and the cell characteristics of the device.

자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 2A to 2E are cross-sectional views illustrating processes for manufacturing a semiconductor device having a recess gate according to an exemplary embodiment of the present invention.

도 2a를 참조하면, 액티브 영역을 한정하는 소자분리막(22)이 구비된 반도체 기판(21) 내에 웰 이온주입을 수행하여 웰(도시안됨)을 형성한 다음, 상기 기판(21) 상에 리세스 마스크(25)를 형성한다. 이어서, 상기 리세스 마스크(25) 상에 리세스 게이트 형성 영역을 노출시키는 마스크패턴(26)을 형성한다.Referring to FIG. 2A, a well (not shown) is formed by performing well ion implantation in a semiconductor substrate 21 having a device isolation layer 22 defining an active region, and then recessing the substrate 21. The mask 25 is formed. Subsequently, a mask pattern 26 exposing the recess gate formation region is formed on the recess mask 25.

이때, 상기 리세스 마스크(25)는 패드산화막(23)과 폴리실리콘막(24)의 적층구조로 형성하며, 상기 폴리실리콘막(24)은 1.0×1020 이온/cm3 이상의 농도, 바람직하게는 1.0×1020∼1.0×1023이온/cm3의 농도를 갖는 N형 폴리실리콘막으로 형성한다.In this case, the recess mask 25 is formed in a laminate structure of the pad oxide film 23 and the polysilicon film 24, and the polysilicon film 24 has a concentration of 1.0 × 10 20 ions / cm 3 or more, preferably Is formed of an N-type polysilicon film having a concentration of 1.0 × 10 20 to 1.0 × 10 23 ions / cm 3 .

도 2b를 참조하면, 상기 마스크패턴을 식각장벽으로 이용하여 상기 리세스 마스크(25)를 식각한 다음, 마스크패턴을 제거한다. 그 다음, 상기 식각된 리세스 마스크(25)에 의해 노출된 기판(21) 부분을 식각하여 리세스 게이트용 홈(H´)을 형성한 다음, 상기 홈(H´)의 표면 상에 산화 공정을 통해 제1게이트절연막(27)을 형성한다.Referring to FIG. 2B, the recess mask 25 is etched using the mask pattern as an etch barrier, and then the mask pattern is removed. Next, a portion of the substrate 21 exposed by the etched recess mask 25 is etched to form a recess gate groove H ′, and then an oxidation process is performed on the surface of the groove H ′. The first gate insulating film 27 is formed through the first gate insulating film 27.

도 2c를 참조하면, 상기 리세스 마스크(25) 및 제1게이트절연막(27)을 포함한 홈(H´)의 양측벽에 제1스페이서(28)을 형성한 다음, 상기 제1스페이서(28)를 포함한 기판(21) 결과물 상에 제2게이트절연막(29)을 형성한다. 이어서, 상기 홈(H´)을 완전히 매립하도록 제2게이트절연막(29) 상에 게이트도전막으로서 P형 폴리실리콘막(30)을 증착한다.Referring to FIG. 2C, first spacers 28 are formed on both sidewalls of the groove H ′ including the recess mask 25 and the first gate insulating layer 27, and then the first spacers 28 are formed. A second gate insulating film 29 is formed on the substrate 21 including the result. Subsequently, a P-type polysilicon film 30 is deposited as a gate conductive film on the second gate insulating film 29 so as to completely fill the groove H '.

이때, 상기 제1스페이서(28)는 상기 리세스 마스크(25)의 폴리실리콘막(24)과 같은 N형 폴리실리콘막 재질로 형성하고, 상기 제2게이트절연막(29)은 산화 공정을 통해 10∼200Å의 두께로 형성하며, 상기 P형 폴리실리콘막(30)은 1.0×1020 이온/cm3 이상의 농도, 바람직하게는 1.0×1020∼1.0×1023이온/cm3의 농도를 갖는 P형 폴리실리콘막(30)으로 형성한다.In this case, the first spacer 28 is formed of an N-type polysilicon film such as the polysilicon film 24 of the recess mask 25, and the second gate insulating film 29 is formed by oxidizing. The P-type polysilicon film 30 is formed to a thickness of ˜200 μs, and the P-type polysilicon film 30 has a concentration of 1.0 × 10 20 ions / cm 3 or more, preferably P having a concentration of 1.0 × 10 20 to 1.0 × 10 23 ions / cm 3 . It is formed of a type polysilicon film 30.

여기서, 상기 홈(H´)의 하부 및 내부에는 P형 폴리실리콘막(30)을 형성함과 아울러 홈(H´)의 양측벽에는 N형 폴리실리콘막 재질의 제1스페이서(28)을 형성함 으로써, 상기 홈(H´) 하부에서의 전계 집중현상을 획기적으로 개선함과 동시에 홈(H´) 양측벽에의 GIDL 현상을 효과적으로 개선할 수 있다.Here, the P-type polysilicon film 30 is formed on the lower side and the inside of the groove H ', and the first spacer 28 of the N-type polysilicon film material is formed on both side walls of the groove H'. By doing so, the field concentration phenomenon under the groove H 'can be remarkably improved, and the GIDL phenomenon on both side walls of the groove H' can be effectively improved.

또한, N형 폴리실리콘막으로 형성된 상기 제1스페이서(28)과 폴리실리콘막(24)의 표면에 제2게이트절연막(29)을 형성한 다음, P형 폴리실리콘막(30)을 형성함으로써 N형 폴리실리콘막 재질의 상기 막들(24,28)과 P형 폴리실리콘막(30)을 분리할 수 있다.In addition, a second gate insulating film 29 is formed on the surfaces of the first spacer 28 and the polysilicon film 24 formed of the N-type polysilicon film, and then a P-type polysilicon film 30 is formed. The films 24 and 28 and the P-type polysilicon film 30 may be separated from each other.

도 2d를 참조하면, 상기 리세스 마스크(25)가 노출되도록 P형 폴리실리콘막(30)의 표면을 CMP(Chemical Mechanical Polishing)한 다음, 리세스 마스크(25) 측면 상단부의 제2게이트절연막(29) 부분을 선택적으로 제거한다. 이때, 상기 제2게이트절연막(29) 부분은 50∼1000Å만큼 제거한다.Referring to FIG. 2D, the surface of the P-type polysilicon layer 30 is chemically mechanical polished (CMP) so that the recess mask 25 is exposed, and then a second gate insulating layer (not shown) of the upper side of the recess mask 25 is formed. 29) Optionally remove the part. At this time, the portion of the second gate insulating film 29 is removed by 50 to 1000 Å.

여기서, 상기 기판(21) 결과물 표면에 제2게이트절연막(29)의 일부가 선택적으로 제거된 부분(A)이 존재함으로써, 이후, 상기 P형 폴리실리콘막(30) 상에 금속계막이 증착됨으로써 유발되는 저항차가 개선되므로 반도체 소자의 셀 특성을 향상시킬 수 있다.Here, a portion A of which a portion of the second gate insulating layer 29 is selectively removed is present on the surface of the substrate 21, and then a metal-based layer is deposited on the P-type polysilicon layer 30. Since the resistance difference is improved, the cell characteristics of the semiconductor device can be improved.

도 2e를 참조하면, 상기 제2게이트절연막(29) 부분이 식각된 기판(21) 결과물 상에 금속계막(31)과 하드마스크막(32)을 차례로 형성한 다음, 상기 하드마스크막(32), 금속계막(31), P형 폴리실리콘막(30)을 차례로 패터닝하여 홈(H´) 상에 리세스 게이트(33)를 형성한다.Referring to FIG. 2E, the metal layer 31 and the hard mask layer 32 are sequentially formed on the resultant of the substrate 21 on which the second gate insulating layer 29 is etched, and then the hard mask layer 32 is formed. Then, the metal based film 31 and the P-type polysilicon film 30 are patterned in order to form a recess gate 33 on the groove H '.

이때, 상기 리세스 마스크가 함께 제거되며, 상기 금속계막(31)은 텅스텐막(W막), 또는, 텅스텐실리사이드막(WSix막)으로 형성하며, 상기 하드마스크막(32) 은 질화막으로 형성한다.In this case, the recess mask is removed together, and the metal layer 31 is formed of a tungsten film (W film) or a tungsten silicide film (WSix film), and the hard mask film 32 is formed of a nitride film. .

이어서, 상기 하드마스크막(32)을 제외한 리세스 게이트(33)의 양측벽에 산화막(34)을 형성하고 상기 리세스 게이트(33) 양측의 기판(21) 표면 내에 소오스/드레인 영역(35)을 형성한 다음, 상기 리세스 게이트(33)의 양측벽에 제2스페이서(36)를 형성한다.Subsequently, an oxide film 34 is formed on both sidewalls of the recess gate 33 except for the hard mask layer 32, and the source / drain regions 35 are formed on the surface of the substrate 21 on both sides of the recess gate 33. Next, second spacers 36 are formed on both sidewalls of the recess gate 33.

이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 리세스 게이트를 갖는 반도체 소자를 완성한다.Subsequently, although not shown, a known subsequent process is performed to complete the semiconductor device having the recess gate of the present invention.

여기서, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 리세스 게이트가 형성되는 홈의 측벽에는 N형 폴리실리콘막을 형성함으로써 상기 홈 측벽에서의 GIDL 현상이 개선시키며, 상기 홈의 하부 및 내부에는 P형 폴리실리콘막을 형성함으로써 홈의 하부에서의 전계 집중현상을 억제할 수 있다. 또한, 이를 통해, 충분한 정체 시간(Retention Time)을 확보하며, 셀 특성 및 리프레쉬 특성을 효과적으로 개선할 수 있다.In the present invention, an N-type polysilicon film is formed on the sidewalls of the grooves in which the recess gates are formed during fabrication of the semiconductor device having the recess gates, thereby improving the GIDL phenomenon on the sidewalls of the grooves. By forming the P-type polysilicon film, the electric field concentration phenomenon in the lower portion of the groove can be suppressed. In addition, through this, sufficient retention time can be secured, and the cell characteristics and refresh characteristics can be effectively improved.

한편, 전술한 본 발명의 실시예에서는 N형 폴리실리콘막으로 형성된 제1스페이서 및 리세스 마스크 상에 제2게이트절연막을 형성함으로써 P형 폴리실리콘막과 N형 폴리실리콘막 재질의 막들을 분리하였지만, 본 발명은 그에 한정되는 것이 아니며, 본 발명의 다른 실시예에서는 상기 제2게이트절연막을 형성하는 공정을 생략하여도 본 발명의 실시예와 동일한 효과를 얻을 수 있다.Meanwhile, in the above-described embodiment of the present invention, the P-type polysilicon film and the N-type polysilicon film are separated by forming a second gate insulating film on the first spacer and the recess mask formed of the N-type polysilicon film. However, the present invention is not limited thereto. In another embodiment of the present invention, the same effects as in the embodiment of the present invention may be obtained even if the process of forming the second gate insulating film is omitted.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시, 상기 리세스 게이트용 홈의 양측벽에 N형 폴리실리콘막을 형성함과 아울러, 상기 홈의 양측벽을 제외한 나머지 부분에 P형 폴리실리콘막을 형성함으로써, 채널에서의 전계 집중현상을 획기적으로 개선함과 동시에 상기 홈 측벽에서의 GIDL 현상을 개선할 수 있다.As described above, according to the present invention, in manufacturing a semiconductor device having a recess gate, an N-type polysilicon film is formed on both side walls of the recess gate groove, and P is formed on the remaining portions except for both side walls of the groove. By forming the type polysilicon film, the field concentration phenomenon in the channel can be remarkably improved and the GIDL phenomenon in the sidewall of the groove can be improved.

또한, 본 발명은 상기 GIDL 현상을 개선함으로써 셀 특성 및 리프레쉬 특성을 효과적으로 개선할 수 있으며, 이를 통해, 제조 수율을 향상시킬 수 있다.In addition, the present invention can effectively improve the cell characteristics and the refresh characteristics by improving the GIDL phenomenon, thereby improving the manufacturing yield.

Claims (9)

반도체 기판 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계;Forming a recess mask on the semiconductor substrate to expose the recess gate formation region; 상기 리세스 마스크 및 기판을 차례로 식각하여 상기 기판 상에 홈을 형성하는 단계;Sequentially etching the recess mask and the substrate to form a groove on the substrate; 상기 홈의 표면 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on a surface of the groove; 상기 리세스 마스크 및 게이트절연막을 포함한 홈의 양측벽에 N형 폴리실리콘막으로 이루어진 제1스페이서를 형성하는 단계;Forming a first spacer made of an N-type polysilicon film on both sidewalls of the groove including the recess mask and the gate insulating film; 상기 제1스페이서를 포함한 기판 결과물 상에 상기 홈을 매립하도록 P형 폴리실리콘막을 형성하는 단계;Forming a P-type polysilicon film to fill the groove on the substrate resultant including the first spacer; 상기 리세스 마스크가 노출되도록 P형 폴리실리콘막을 CMP하는 단계;CMPing the P-type polysilicon film to expose the recess mask; 상기 CMP된 P형 폴리실리콘막 상에 금속계막과 하드마스크막을 차례로 형성하는 단계;Sequentially forming a metal-based film and a hard mask film on the CMP-type polysilicon film; 상기 하드마스크막, 금속계막, P형 폴리실리콘막 및 리세스 마스크를 차례로 패터닝하여 홈 상에 리세스 게이트를 형성하는 단계;Patterning the hard mask layer, the metal layer, the P-type polysilicon layer, and the recess mask in order to form a recess gate on the groove; 상기 리세스 게이트 양측의 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 및Forming a source / drain region in the substrate surface on both sides of the recess gate; And 상기 리세스 게이트의 양측벽에 제2스페이서를 형성하는 단계;Forming second spacers on both sidewalls of the recess gate; 를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조 방법.Method of manufacturing a semiconductor device having a recess gate, characterized in that it comprises a. 제 1 항에 있어서,The method of claim 1, 상기 제1스페이서를 형성하는 단계 후, 그리고, 상기 홈을 매립하도록 P형 폴리실리콘막을 형성하는 단계 전,After forming the first spacer, and before forming the P-type polysilicon film to fill the groove, 상기 제1스페이서를 포함한 기판 결과물 상에 절연막을 형성하는 단계;Forming an insulating film on a substrate resultant including the first spacer; 를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device having a recess gate further comprising. 제 2 항에 있어서,The method of claim 2, 상기 절연막은 산화막을 사용하여 10∼200Å의 두께로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The insulating film is a semiconductor device manufacturing method having a recess gate, characterized in that the oxide film is formed in a thickness of 10 ~ 200Å. 제 2 항에 있어서,The method of claim 2, 상기 리세스 마스크 상의 절연막 부분은 상기 P형 폴리실리콘막을 CMP할 때, 함께 제거되는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.And a portion of the insulating film on the recess mask is removed when the P-type polysilicon film is CMP. 제 2 항에 있어서,The method of claim 2, 상기 절연막은 상기 P형 폴리실리콘막의 CMP후, 상기 리세스 마스크 측면 상단부에서 50∼1000Å의 두께만큼 선택적으로 제거되는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.And the insulating film is selectively removed after the CMP of the P-type polysilicon film by a thickness of 50 to 1000 GPa at the upper end of the side surface of the recess mask. 제 1 항에 있어서,The method of claim 1, 상기 리세스 게이트를 형성하는 단계 후, 그리고, 상기 소오스/드레인 영역을 형성하는 단계 전,After forming the recess gate and before forming the source / drain region, 상기 하드마스크막을 제외한 리세스 게이트의 양측벽에 산화막을 형성하는 단계;Forming an oxide film on both sidewalls of the recess gate except for the hard mask film; 를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The method of manufacturing a semiconductor device having a recess gate further comprising. 제 1 항에 있어서,The method of claim 1, 상기 리세스 마스크는 패드산화막과 폴리실리콘막의 적층구조로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The recess mask is a semiconductor device manufacturing method having a recess gate, characterized in that formed in a laminated structure of a pad oxide film and a polysilicon film. 제 7 항에 있어서,The method of claim 7, wherein 상기 폴리실리콘막은 1.0×1020∼1.0×1023 이온/cm3의 농도를 갖는 N형 폴리실리콘막으로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.The polysilicon film is a semiconductor device manufacturing method having a recess gate, characterized in that formed of an N-type polysilicon film having a concentration of 1.0 × 10 20 ~ 1.0 × 10 23 ions / cm 3 . 제 1 항에 있어서,The method of claim 1, 상기 P형 폴리실리콘막은 1.0×1020∼1.0×1023 이온/cm3의 농도를 갖는 P형 폴리실리콘막으로 형성하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.And the P-type polysilicon film is formed of a P-type polysilicon film having a concentration of 1.0 × 10 20 to 1.0 × 10 23 ions / cm 3 .
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