KR100713937B1 - Method of manufacturing semiconductor device with recess gate - Google Patents

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Abstract

본 발명은 홈 바닥에서의 전계를 감소시켜 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계; 상기 홈 내부의 제1게이트절연막 상에 질화막을 형성하는 단계; 상기 홈 바닥의 질화막 부분을 선택적으로 제거하는 단계; 상기 질화막이 제거되어 노출된 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; 상기 잔류된 질화막을 제거하는 단계; 및 상기 제1 및 제2게이트절연막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.The present invention discloses a method for manufacturing a semiconductor device having a recess gate that can reduce the electric field at the bottom of the groove to effectively improve the refresh characteristics and the cell characteristics. A method of manufacturing a semiconductor device having a recess gate of the present invention disclosed includes forming a groove in a semiconductor substrate; Forming a first gate insulating film on a surface of the substrate including the groove; Forming a nitride film on the first gate insulating film in the groove; Selectively removing a nitride film portion of the groove bottom; Forming a second gate insulating film on the first gate insulating film on the bottom of the groove exposed by removing the nitride film; Removing the remaining nitride film; And forming a recess gate in the groove including the first and second gate insulating layers.

Description

리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}A method of manufacturing a semiconductor device having a recess gate {METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE WITH RECESS GATE}

도 1a 내지 도 1d는 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views of processes for describing a method of manufacturing a semiconductor device having a recess gate according to the related art.

도 2는 종래의 문제점을 설명하기 위한 도면.2 is a view for explaining a conventional problem.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.3A to 3G are cross-sectional views illustrating processes of manufacturing a semiconductor device having a recess gate according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

31 : 반도체 기판 32 : 소자분리막31 semiconductor substrate 32 device isolation film

33 : 하드마스크막 34 : 마스크패턴33: hard mask film 34: mask pattern

35 : 리세스 마스크 H : 홈´35: recess mask H: home

36 : 제1게이트절연막 37 : 질화막36: first gate insulating film 37: nitride film

38 : 제2게이트절연막 39 : 게이트도전막38: second gate insulating film 39: gate conductive film

40 : 금속계막 41 : 리세스 게이트40: metal film 41: recess gate

42 : 스페이서 43 : 소오스/드레인 영역42 spacer 43 source / drain region

본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것으로, 특히, 홈 바닥에서의 전계를 감소시켜 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device having a recess gate, and more particularly, to a method of manufacturing a semiconductor device having a recess gate capable of effectively improving refresh characteristics and cell characteristics by reducing an electric field at a groove bottom. will be.

반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 채널 길이(Channel Length)는 감소하고 있고, 접합 영역(소오스/드레인 영역)으로의 이온주입 농도는 증가하고 있는 추세이다.As semiconductor devices are highly integrated, channel lengths of transistors are decreasing, and ion implantation concentrations into junction regions (source / drain regions) are increasing.

이로 인해, 소오스/드레인 영역 간의 간섭(Charge Sharing) 현상이 증가하고 게이트의 제어능력이 저하되어 문턱전압(Threshold Voltage : Vt)이 급격히 낮아지는 이른바 단채널효과(Short Channel Effect)가 발생한다. 또한, 접합 영역의 전계(Electric Field) 증가에 따른 접합 누설전류(Leakage Current) 증가 현상으로 인해 리프레쉬 특성이 열화되는 문제점이 발생한다. 그러므로, 기존의 플래너(Planar) 채널 구조를 갖는 트랜지스터의 구조로는 상기한 고집적화에 따른 제반 문제점들을 극복하는데 그 한계점에 이르게 되었다.As a result, a so-called short channel effect is generated in which interference between the source / drain regions increases, control of the gate decreases, and the threshold voltage Vt rapidly decreases. In addition, a problem arises in that the refresh characteristic is deteriorated due to an increase in the junction leakage current due to an increase in the electric field of the junction region. Therefore, the structure of a transistor having a conventional planar channel structure has reached its limit in overcoming the problems associated with the high integration.

이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 다양한 형태의 리세스 채널(Recess Channel)을 갖는 모스펫 소자의 구현방법에 대한 아이디어 및 실제 공정개발 연구가 활발히 진행되고 있다.As a result, researches on ideas and actual process development researches on how to implement a MOSFET device having various types of recess channels capable of securing an effective channel length have been actively conducted.

이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하도록 한다.Hereinafter, a method of manufacturing a semiconductor device having a recess gate according to the related art will be described with reference to FIGS. 1A to 1D.

도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)이 구비된 반도체 기판(1) 상에 하드마스크막(3)과 마스크패턴(4)의 적층구조로 구성되는 리세스 마스크(5)를 형성하고, 상기 리세스 마스크(5)를 패터닝하여 리세스 게이트 형성 영역을 노출시킨다.Referring to FIG. 1A, a recess mask 5 having a stacked structure of a hard mask film 3 and a mask pattern 4 on a semiconductor substrate 1 having an isolation layer 2 defining an active region is provided. Is formed and the recess mask 5 is patterned to expose the recess gate formation region.

도 1b를 참조하면, 상기 리세스 마스크에 의해 노출된 기판(1) 부분을 식각하여 리세스 게이트용 홈(H)을 형성하고 리세스 마스크를 제거한 다음, 상기 홈(H)의 표면에 게이트절연막(6)을 형성한다. 여기서, 상기 홈(H)은 건식 식각 공정을 통해 형성하고, 상기 게이트절연막(6)은 통상 열산화 공정에 의한 산화막으로 형성한다.Referring to FIG. 1B, a portion of the substrate 1 exposed by the recess mask is etched to form a recess gate groove H, a recess mask is removed, and a gate insulating film is formed on the surface of the groove H. (6) is formed. The groove H is formed through a dry etching process, and the gate insulating layer 6 is formed of an oxide film by a thermal oxidation process.

도 1c를 참조하면, 상기 홈(H)을 매립하도록 게이트절연막(6) 상에 게이트도전막(7)을 증착한 다음, 상기 게이트도전막(7) 상에 금속계막(8)을 증착한다. 이때, 상기 게이트도전막(7)은 통상 폴리실리콘막으로 형성하며, 상기 금속계막(8)은 텅스텐막, 또는, 텅스텐실리사이드막으로 형성한다.Referring to FIG. 1C, a gate conductive layer 7 is deposited on the gate insulating layer 6 to fill the groove H, and then a metal layer 8 is deposited on the gate conductive layer 7. In this case, the gate conductive film 7 is usually formed of a polysilicon film, and the metal based film 8 is formed of a tungsten film or a tungsten silicide film.

도 1d를 참조하면, 상기 막들(6,7,8)을 차례로 패터닝하여 상기 홈(H) 상에 리세스 게이트(9)를 형성하고 상기 리세스 게이트(9)의 양측벽에 스페이서(10)를 형성한 다음, 상기 리세스 게이트(9) 양측의 기판(1) 표면 내에 소오스/드레인 영역(11)을 형성한다.Referring to FIG. 1D, the layers 6, 7, and 8 are sequentially patterned to form a recess gate 9 on the groove H, and the spacer 10 is formed on both sidewalls of the recess gate 9. Next, the source / drain regions 11 are formed in the surface of the substrate 1 on both sides of the recess gate 9.

이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.Subsequently, although not shown, a subsequent known step is sequentially performed to manufacture a semiconductor device having a recess gate.

그러나, 종래기술에 따른 리세스 게이트의 제조시 상기 리세스 게이트용 홈을 형성하기 위한 건식 식각 공정의 선택비로 인하여, 도 2에 도시된 바와 같이, 게이트절연막(6)이 상기 홈(H)의 양측벽에 비하여 바닥 부분에 더 얇게 형성되므로, 리프레쉬 특성 및 셀 특성이 저하된다는 문제점이 있다.However, due to the selection ratio of the dry etching process for forming the recess gate groove in the manufacturing of the recess gate according to the prior art, as shown in FIG. Since it is formed thinner at the bottom portion than both side walls, there is a problem that the refresh characteristics and the cell characteristics are deteriorated.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 홈 바닥에서의 전계를 감소시켜 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있는 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and provides a method of manufacturing a semiconductor device having a recess gate that can effectively improve the refresh characteristics and cell characteristics by reducing the electric field at the groove bottom. Has its purpose.

상기와 같은 목적을 달성하기 위한 본 발명의 리세스 게이트를 갖는 반도체 소자의 제조방법은, 반도체 기판 내에 홈을 형성하는 단계; 상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계; 상기 홈 내부의 제1게이트절연막 상에 질화막을 형성하는 단계; 상기 홈 바닥의 질화막 부분을 선택적으로 제거하는 단계; 상기 질화막이 제거되어 노출된 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계; 상기 잔류된 질화막을 제거하는 단계; 및 상기 제1 및 제2게이트절연막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;를 포함한다.A method of manufacturing a semiconductor device having a recess gate of the present invention for achieving the above object comprises the steps of: forming a groove in a semiconductor substrate; Forming a first gate insulating film on a surface of the substrate including the groove; Forming a nitride film on the first gate insulating film in the groove; Selectively removing a nitride film portion of the groove bottom; Forming a second gate insulating film on the first gate insulating film on the bottom of the groove exposed by removing the nitride film; Removing the remaining nitride film; And forming a recess gate in the groove including the first and second gate insulating layers.

여기서, 상기 홈 바닥의 질화막을 선택적으로 제거하는 단계는 비등방성 식각을 통해 수행한다.Here, the step of selectively removing the nitride film of the groove bottom is performed by anisotropic etching.

상기 제2게이트절연막은 산화막으로 형성한다.The second gate insulating film is formed of an oxide film.

(실시예)(Example)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 홈을 포함한 기판 전면 상에 제1게이트절연막을 형성한 다음, 상기 홈의 바닥 부분에만 제2게이트절연막을 추가로 형성한다.First, the technical principle of the present invention will be briefly described. In the present invention, the first gate insulating film is formed on the entire surface of the substrate including the groove, and then the second gate insulating film is further formed only at the bottom portion of the groove.

이렇게 하면, 상기 홈의 바닥 부분의 게이트절연막을 두껍게 형성할 수 있으므로, 상기 홈 바닥에서의 전계가 감소되어 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.In this case, since the gate insulating film of the bottom portion of the groove can be formed thick, the electric field at the bottom of the groove can be reduced, thereby effectively improving the refresh characteristics and the cell characteristics.

자세하게, 도 3a 내지 도 3g는 본 발명의 실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.In detail, FIGS. 3A to 3G are cross-sectional views illustrating processes for manufacturing a semiconductor device having a recess gate according to an exemplary embodiment of the present invention.

도 3a를 참조하면, 액티브 영역을 한정하는 소자분리막(32)이 구비된 반도체 기판(31) 상에 리세스 게이트 형성 영역을 노출시키는 리세스 마스크(35)를 형성한다. 여기서, 상기 리세스 마스크(35)는 하드마스크막(33)과 마스크패턴(34)의 적층구조로 형성한다.Referring to FIG. 3A, a recess mask 35 exposing a recess gate formation region is formed on a semiconductor substrate 31 having an isolation layer 32 defining an active region. The recess mask 35 may be formed in a stacked structure of the hard mask layer 33 and the mask pattern 34.

도 3b를 참조하면, 상기 리세스 마스크에 노출된 기판(31) 부분을 식각하여 상기 기판(31) 내에 리세스 게이트용 홈(H´)을 형성한 다음, 상기 리세스 마스크를 제거한다. 이때, 상기 홈(H´)은 건식 식각 공정을 통해 형성한다.Referring to FIG. 3B, a portion of the substrate 31 exposed to the recess mask is etched to form a recess gate groove H ′ in the substrate 31, and then the recess mask is removed. In this case, the groove H 'is formed through a dry etching process.

도 3c를 참조하면, 상기 홈(H´)을 포함한 기판(31) 표면 상에 제1게이트절연막(36)을 형성하고, 이어서, 상기 홈(H´) 내부의 제1게이트절연막(36) 상에 질화막(37)을 형성한다. 여기서, 상기 제1게이트절연막(36)은 통상 열산화 공정에 의 한 산화막으로 형성하며, 상기 질화막(37)은 상기 홈(H´)의 바닥 및 양측벽을 포함하는 내부에 형성한다.Referring to FIG. 3C, a first gate insulating film 36 is formed on the surface of the substrate 31 including the groove H ', and then on the first gate insulating film 36 inside the groove H'. The nitride film 37 is formed in the film. Here, the first gate insulating film 36 is formed of an oxide film by a thermal oxidation process, and the nitride film 37 is formed inside the bottom H and the side walls of the groove H '.

도 3d를 참조하면, 상기 질화막(37)이 형성된 기판(31) 결과물 상에 비등방성 식각 공정을 수행하여 상기 홈(H´) 바닥의 질화막 부분을 선택적으로 제거한다. 이때, 상기 식각 공정을 통해 홈(H´)의 양측벽에만 질화막(37)이 잔류하게 된다.Referring to FIG. 3D, an anisotropic etching process is performed on the resultant of the substrate 31 on which the nitride layer 37 is formed to selectively remove the nitride layer portion at the bottom of the groove H ′. In this case, the nitride layer 37 remains only on both sidewalls of the groove H 'through the etching process.

도 3e를 참조하면, 상기 홈(H´) 바닥의 질화막(37) 부분이 제거되어 노출된 제1게이트절연막(36) 상에 제2게이트절연막(38)을 형성한다. 이때, 상기 제2게이트절연막(38)은 산화막으로 형성한다.Referring to FIG. 3E, a portion of the nitride film 37 at the bottom of the groove H ′ is removed to form a second gate insulating film 38 on the exposed first gate insulating film 36. In this case, the second gate insulating film 38 is formed of an oxide film.

여기서, 상기 제1게이트절연막(36) 상에 제2게이트절연막(38)을 형성함으로써 상기 홈(H´) 바닥 부분에는 2개의 게이트절연막이 존재하게 되며, 이를 통해, 상기 홈(H´) 바닥의 게이트절연막이 얇게 형성됨으로써 유발되는 전계 증가를 방지할 수 있다.Here, by forming the second gate insulating film 38 on the first gate insulating film 36, two gate insulating films are present in the bottom portion of the groove H ′, and thus, the bottom of the groove H ′ is formed. The increase in the electric field caused by the thinning of the gate insulating film can be prevented.

도 3f를 참조하면, 상기 잔류된 질화막을 제거한 다음, 상기 제2게이트절연막(38)을 포함한 홈(H´)을 매립하도록 게이트도전막(39)을 증착한다. 이어서, 상기 게이트도전막(39) 상에 금속계막(20)을 형성한다. 이때, 상기 게이트도전막(39)은 통상 폴리실리콘막으로 형성하며, 상기 금속계막(40)은 통상 텅스텐막, 또는, 텅스텐실리사이드막으로 형성한다.Referring to FIG. 3F, after the remaining nitride film is removed, the gate conductive film 39 is deposited to fill the groove H ′ including the second gate insulating film 38. Subsequently, the metal based film 20 is formed on the gate conductive film 39. In this case, the gate conductive film 39 is usually formed of a polysilicon film, and the metal based film 40 is usually formed of a tungsten film or a tungsten silicide film.

도 3g를 참조하면, 상기 금속계막(40), 게이트도전막(39) 및 제1게이트절연막(36)을 차례로 식각하여, 상기 홈(H´) 상에 리세스 게이트(41)를 형성한다. 계 속해서, 상기 리세스 게이트(41)의 양측벽에 스페이서(42)를 형성한 다음, 상기 리세스 게이트(41)의 양측 기판(31) 내에 이온주입을 통해 소오스/드레인 영역(43)을 형성한다.Referring to FIG. 3G, the metal based layer 40, the gate conductive layer 39, and the first gate insulating layer 36 are sequentially etched to form a recess gate 41 on the groove H '. Subsequently, spacers 42 are formed on both sidewalls of the recess gate 41, and then source / drain regions 43 are formed through ion implantation into both substrates 31 of the recess gate 41. do.

이후, 도시하지는 않았지만, 공지된 후속 공정을 차례로 수행하여 리세스 게이트를 갖는 반도체 소자를 제조한다.Subsequently, although not shown, a subsequent known step is sequentially performed to manufacture a semiconductor device having a recess gate.

여기서, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조시 상기 홈의 표면에 제1게이트절연막을 형성한 다음, 상기 홈의 바닥 부분에만 추가로 제2게이트절연막을 형성함으로써 상기 게이트절연막의 두께를 홈의 측벽보다 두껍게 형성할 수 있으며, 이를 통해, 홈 바닥 부분의 전계를 감소시켜 리프레쉬 특성 및 셀 특성을 개선할 수 있다.In the present invention, the thickness of the gate insulating film is formed by forming a first gate insulating film on the surface of the groove in the fabrication of a semiconductor device having a recess gate, and then additionally forming a second gate insulating film only on the bottom portion of the groove. It can be formed thicker than the side wall of the groove, through which the electric field of the bottom portion of the groove can be reduced to improve the refresh characteristics and cell characteristics.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이, 본 발명은 리세스 게이트를 갖는 반도체 소자의 제조방법에 있어서, 리세스 게이트용 홈 바닥 부분의 게이트절연막을 2번에 걸쳐 형성함으로써 상기 홈의 측벽보다 두껍게 형성할 수 있으며, 이를 통해, 전계를 줄일 수 있다. 따라서, 본 발명은 상기 전계의 감소를 통해 리프레쉬 특성 및 셀 특성을 효과적으로 개선할 수 있다.As described above, in the method of manufacturing a semiconductor device having a recess gate, the gate insulating film of the bottom portion of the recess gate groove may be formed twice so as to be thicker than the sidewall of the groove. Through this, the electric field can be reduced. Therefore, the present invention can effectively improve the refresh characteristics and the cell characteristics through the reduction of the electric field.

Claims (3)

반도체 기판 내에 홈을 형성하는 단계;Forming a groove in the semiconductor substrate; 상기 홈을 포함한 기판 표면 상에 제1게이트절연막을 형성하는 단계;Forming a first gate insulating film on a surface of the substrate including the groove; 상기 홈 내부의 제1게이트절연막 상에 질화막을 형성하는 단계;Forming a nitride film on the first gate insulating film in the groove; 상기 홈 바닥의 질화막 부분을 선택적으로 제거하는 단계;Selectively removing a nitride film portion of the groove bottom; 상기 질화막이 제거되어 노출된 홈 바닥의 제1게이트절연막 상에 제2게이트절연막을 형성하는 단계;Forming a second gate insulating film on the first gate insulating film on the bottom of the groove exposed by removing the nitride film; 상기 잔류된 질화막을 제거하는 단계; 및Removing the remaining nitride film; And 상기 제1 및 제2게이트절연막을 포함한 홈 상에 리세스 게이트를 형성하는 단계;Forming a recess gate in the groove including the first and second gate insulating layers; 를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.A method of manufacturing a semiconductor device having a recess gate, characterized in that it comprises a. 제 1 항에 있어서,The method of claim 1, 상기 홈 바닥의 질화막을 선택적으로 제거하는 단계는 비등방성 식각을 통해 수행하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자의 제조방법.Selectively removing the nitride film on the bottom of the groove is performed by anisotropic etching. 제 1 항에 있어서,The method of claim 1, 상기 제2게이트절연막은 산화막으로 형성하는 것을 특징으로 하는 리세스 게 이트를 갖는 반도체 소자의 제조방법.And a second gate insulating film is formed of an oxide film.
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* Cited by examiner, † Cited by third party
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KR20000003936A (en) * 1998-06-30 2000-01-25 김영환 Transistor of semiconductor devices and method thereof
KR20050061217A (en) * 2003-12-18 2005-06-22 삼성전자주식회사 Semiconductor device having a recessed gate and fabrication method thereof

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