KR100298463B1 - Method for manufacturing semiconductor device the same - Google Patents
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Abstract
본 발명은 CD 조절이 용이하고 고속 동작 회로의 구현에 가능한 반도체 소자 및 그의 제조방법에 관한 것으로서, 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 제 1 절연막과, 상기 콘택홀이 형성된 제 1 절연막의 양측면에 형성되는 제 2 절연막 측벽과, 상기 콘택홀 저면의 반도체 기판 표면에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부의 콘택홀내부에 형성되는 게이트 전극과, 상기 게이트 전극 및 그에 인접한 제 1 절연막상에 형성되는 캡 절연막과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물영역을 포함하여 구성됨을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device capable of easily adjusting a CD and implementing a high-speed operation circuit, and to a method of manufacturing the same, comprising: a first insulating film formed with a contact hole to expose a portion of a surface of a semiconductor substrate; A second insulating film sidewall formed on both sides of the first insulating film, a gate insulating film formed on the surface of the semiconductor substrate at the bottom of the contact hole, a gate electrode formed inside the contact hole on the gate insulating film, the gate electrode and adjacent And a cap insulating film formed on the first insulating film and a source / drain impurity region formed in the surface of the semiconductor substrate on both sides of the gate electrode.
Description
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 고속 트랜지스터의제작에 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a semiconductor device suitable for manufacturing a high speed transistor and a manufacturing method thereof.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 1a에 도시한 바와 같이, 반도체 기판(11)의 필드영역에 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 소자 격리막(12)을 형성한다.As shown in FIG. 1A, a trench having a predetermined depth is formed in the field region of the semiconductor substrate 11, an insulating film is formed on the entire surface including the trench, and then subjected to an etch back or chemical mechanical polishing (CMP) process. An insulating film 12 is formed inside the trench to form an isolation layer 12 having a shallow trench isolation (STI) structure.
도 1b에 도시한 바와 같이, 상기 소자 격리막(12)을 포함한 반도체 기판(11)의 전면에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)상에 게이트 전극용으로 텅스텐 또는 폴리 실리콘 등의 전도성막(14)을 형성한다.As shown in FIG. 1B, a gate oxide film 13 is formed on the entire surface of the semiconductor substrate 11 including the device isolation film 12, and tungsten, polysilicon, or the like is used for the gate electrode on the gate oxide film 13. Conductive film 14 is formed.
이어, 상기 전도성막(14)상에 산화막 또는 질화막 등을 사용하여 이온주입시 베리어(Barrier)용 캡 절연막(15)을 형성한다.Subsequently, a barrier insulating film 15 for barrier is formed on the conductive film 14 by using an oxide film or a nitride film.
그리고 상기 캡 절연막(15)상에 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 포토레지스트(16)를 패터닝하여 게이트 영역의 정의한다.After the photoresist 16 is applied on the cap insulating film 15, the photoresist 16 is patterned by an exposure and development process to define a gate region.
여기서 상기 포토레지스트(16)를 도포하기 전에 캡 절연막(15)상에 반사방지막(도면에는 도시되지 않음)을 형성할 수도 있다.Here, an anti-reflection film (not shown) may be formed on the cap insulating film 15 before the photoresist 16 is applied.
도 1c에 도시한 바와 같이, 상기 패터닝된 포토레지스트(16)를 마스크로 이용하여 상기 캡 절연막(15)을 선택적으로 제거한다.As shown in FIG. 1C, the cap insulating film 15 is selectively removed using the patterned photoresist 16 as a mask.
이어, 상기 반도체 기판(11)의 전면에 세정공정을 실시한다.Subsequently, a cleaning process is performed on the entire surface of the semiconductor substrate 11.
도 1d에 도시한 바와 같이, 상기 포토레지스트(16)를 제거하고, 상기 선택적으로 제거된 캡 절연막(15)을 마스크로 이용하여 상기 전도성막(14)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.As shown in FIG. 1D, the photoresist 16 is removed, and the conductive film 14 is selectively removed using the selectively removed cap insulating film 15 as a mask to remove the gate electrode 14a. Form.
이어, 상기 캡 절연막(15) 및 게이트 전극(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain)영역(17)을 형성한다.Subsequently, low concentration impurity ions are implanted into the entire surface of the semiconductor substrate 11 by using the cap insulating film 15 and the gate electrode 14a as a mask, so that the LDD is formed in the surface of the semiconductor substrate 11 on both sides of the gate electrode 14a. (Lightly Doped Drain) region 17 is formed.
도 1e에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)의 전면에 절연막을 형성한 후, 전면에 에치백공정을 실시하여 상기 캡 절연막(15) 및 게이트 전극(14a)의 양측면에 절연막 측벽(18)을 형성한다.As shown in FIG. 1E, after forming an insulating film on the entire surface of the semiconductor substrate 11 including the gate electrode 14a, an etch back process is performed on the entire surface to form the cap insulating film 15 and the gate electrode 14a. An insulating film sidewall 18 is formed on both sides of the film.
이어, 상기 절연막 측벽(18) 및 캡 절연막(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 고농도 불순물 이온을 주입하여 상기 반도체 기판(11)의 표면내에 상기 LDD 영역(17)과 연결되는 소오스/드레인 불순물영역(19)을 형성한다.Subsequently, source / drain high concentration impurity ions are implanted into the entire surface of the semiconductor substrate 11 by using the insulating film sidewall 18 and the cap insulating film 14a as a mask to form the LDD region in the surface of the semiconductor substrate 11. A source / drain impurity region 19 connected to (17) is formed.
그러나 상기와 같은 종래 기술의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there is a problem in the method of manufacturing a semiconductor device of the prior art as described above.
첫째, 소자의 고집적화 및 고속화를 위해 게이트 절연막의 두께가 40Å대로 내려감에 따라 게이트 전극용 전도성막 식각시 고선택비를 얻어야 하지만 텅스텐을사용하는 경우 고선택 식각이 어렵다.First, as the thickness of the gate insulating film is lowered to about 40 kW for high integration and high speed of the device, high selectivity must be obtained when etching the conductive film for the gate electrode, but high-selective etching is difficult when tungsten is used.
둘째, CD(Critical Dimension) 관리가 어렵다. 즉, 포토레지스트를 패터닝하고, 포토레지스트를 마스크로 이용하여 캡 절연막을 식각하고, 캡 절연막을 마스크로 이용하여 전도성막을 식각하는 3단계로 이루어져 각각 정밀한 관리가 필요하다.Second, CD (Critical Dimension) management is difficult. That is, since the photoresist is patterned, the cap insulating film is etched using the photoresist as a mask, and the conductive film is etched using the cap insulating film as a mask, precise management is required.
셋째, 메탈을 게이트 전극으로 이용하여 공정은 캡 절연막 식각시 발생하는 메탈성 폴리머(Polymer) 발생을 억제하기 어렵고 기존 세정 공정 이외에 별도의 세정 공정이 필요하다.Third, the process using the metal as a gate electrode is difficult to suppress the generation of metallic polymer (Polymer) generated during the etching of the cap insulating film and requires a separate cleaning process in addition to the existing cleaning process.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 게이트 전극을 식각에 의해 형성하지 않음으로써 식각시의 선택비, 메탈성 폴리머의 세정, 정밀한 CD 조절 등을 용이하게 실시할 수 있도록 한 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems, and by not forming the gate electrode by etching, it is possible to easily perform the selection ratio during etching, cleaning of the metallic polymer, precise CD control, and the like. It is an object to provide a semiconductor device and a method of manufacturing the same.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도1A through 1E are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도Figure 2 is a structural cross-sectional view showing a semiconductor device according to the present invention
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 소자 격리막31 semiconductor substrate 32 device isolation film
33 : 산화막 34 : 제 1 포토레지스트33: oxide film 34: first photoresist
35 : 콘택홀 36 : 질화막 측벽35 contact hole 36 nitride film sidewall
37 : 게이트 절연막 38 : 게이트 전극37 gate insulating film 38 gate electrode
39 : 캡 절연막 40 : 제 2 포토레지스트39 cap insulating film 40 second photoresist
41 : 소오스/드레인 불순물영역41 source / drain impurity region
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 갖고 형성되는 제 1 절연막과, 상기 콘택홀이 형성된 제 1 절연막의 양측면에 형성되는 제 2 절연막 측벽과, 상기 콘택홀 저면의 반도체 기판 표면에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부의 콘택홀내부에 형성되는 게이트 전극과, 상기 게이트 전극 및 그에 인접한 제 1 절연막상에 형성되는 캡 절연막과, 상기 게이트 전극 양측의 반도체 기판 표면내에 형성되는 소오스/드레인 불순물영역을 포함하여 구성됨을 특징으로 한다.A semiconductor device according to the present invention for achieving the above object is a first insulating film formed with a contact hole so that the surface of the semiconductor substrate is exposed to a predetermined portion, and the second formed on both sides of the first insulating film formed with the contact hole An insulating film sidewall, a gate insulating film formed on the surface of the semiconductor substrate at the bottom of the contact hole, a gate electrode formed inside the contact hole above the gate insulating film, a cap insulating film formed on the gate electrode and the first insulating film adjacent thereto; And source / drain impurity regions formed in the surface of the semiconductor substrate on both sides of the gate electrode.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 제 1 절연막을 형성하고 상기 제 1 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀이 형성된 제 1 절연막의 양측면에 제 2 절연막 측벽을 형성하는 단계와, 상기 콘택홀 저면의 반도체 기판 표면에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막상의 콘택홀 내부에 게이트 전극을 형성하는 단계와, 상기 게이트 전극 및 그에 인접한 제 1 절연막상에 캡 절연막을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 소오스/드레인 불순물영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In addition, the method of manufacturing a semiconductor device according to the present invention for achieving the above object comprises the steps of forming a contact hole by forming a first insulating film on the semiconductor substrate and selectively removing the first insulating film, and the contact hole Forming sidewalls of the second insulating film on both sides of the formed first insulating film, forming a gate insulating film on the surface of the semiconductor substrate on the bottom of the contact hole, and forming a gate electrode inside the contact hole on the gate insulating film; And forming a cap insulating film on the gate electrode and the first insulating film adjacent thereto, and forming a source / drain impurity region in a surface of the semiconductor substrate on both sides of the gate electrode.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그의 제조방법을 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 반도체 소자를 나타낸 구조단면도이다.2 is a structural cross-sectional view showing a semiconductor device according to the present invention.
도 2에 도시한 바와 같이, 반도체 기판(31)의 필드영역에 STI 구조를 갖는 소자 격리막(32)이 형성되어 있고, 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 콘택홀을 갖고 전면에 산화막(33)이 형성되어 있으며, 상기 콘택홀이 형성된 산화막(33)의 양측면에는 질화막 측벽(36)이 형성되어 있다.As shown in FIG. 2, an element isolation film 32 having an STI structure is formed in the field region of the semiconductor substrate 31, and has a contact hole on the front surface of the semiconductor substrate 31 to expose a predetermined portion thereof. An oxide film 33 is formed, and nitride film sidewalls 36 are formed on both sides of the oxide film 33 having the contact hole.
그리고 상기 콘택홀 저부의 반도체 기판(31) 표면에는 게이트 절연막(37)이 형성되어 있고, 상기 게이트 절연막(37)상의 콘택홀 내부에는 게이트 전극(38)이 형성되어 있으며, 상기 게이트 전극(38) 및 그에 인접한 산화막(33)상에는 캡 절연막(39)이 형성되어 있고, 상기 게이트 전극(38) 양측의 반도체 기판(31) 표면내에는 소오스/드레인 불순물 영역(41)이 형성되어 있다.A gate insulating layer 37 is formed on a surface of the semiconductor substrate 31 at the bottom of the contact hole, and a gate electrode 38 is formed inside the contact hole on the gate insulating layer 37. A cap insulating film 39 is formed on the oxide film 33 adjacent thereto, and a source / drain impurity region 41 is formed in the surface of the semiconductor substrate 31 on both sides of the gate electrode 38.
도 3a 내지 도 3f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 3a에 도시한 바와 같이, 반도체 기판(31)의 필드영역에 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 전면에 절연막을 형성한 후 에치백이나 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치의 내부에만 절연막이 잔류하도록 하여 STI(Shallow Trench Isolation)구조의 소자 격리막(32)을 형성한다.As shown in FIG. 3A, a trench having a predetermined depth is formed in the field region of the semiconductor substrate 31, an insulating film is formed on the entire surface including the trench, and then an etch back or chemical mechanical polishing (CMP) process is performed. The insulating film is left only in the trench to form an isolation layer 32 having a shallow trench isolation (STI) structure.
한편, 상기 소자 격리막(32)은 일반적인 로코스(LOSOS) 공정으로도 형성할 수 있다.The device isolation layer 32 may also be formed by a general LOOSOS process.
도 3b에 도시한 바와 같이, 상기 소자 격리막(32)을 포함한 반도체 기판(31)의 전면에 500~5000Å 두께를 갖는 산화막(33)을 형성한다.As shown in FIG. 3B, an oxide film 33 having a thickness of 500 to 5000 Å is formed on the entire surface of the semiconductor substrate 31 including the device isolation film 32.
이어, 상기 산화막(33)상에 제 1 포토레지스트(34)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(34)를 패터닝하여 게이트 영역을 정의한다.Subsequently, after the first photoresist 34 is coated on the oxide layer 33, the first photoresist 34 is patterned by an exposure and development process to define a gate region.
그리고 상기 패터닝된 제 1 포토레지스트(34)를 마스크로 이용하여 이후 게이트 전극이 형성될 부분의 산화막(33)을 선택적으로 제거하여 반도체 기판(31)의 표면을 소정부분 노출되는 콘택홀(35)을 형성한다.The contact hole 35 exposing a portion of the surface of the semiconductor substrate 31 by selectively removing the oxide layer 33 of the portion where the gate electrode is to be formed later using the patterned first photoresist 34 as a mask. To form.
여기서 상기 산화막(33)을 선택적으로 제거할 때 상기 반도체 기판(31)과의 식각선택비를 갖는 건식식각 또는 습식식각을 이용한다.In this case, when the oxide film 33 is selectively removed, dry etching or wet etching having an etching selectivity with respect to the semiconductor substrate 31 is used.
도 3c에 도시한 바와 같이, 상기 제 1 포토레지스트(34)를 제거하고, 상기 콘택홀(35)을 포함한 반도체 기판(31)의 전면에 산화방지용 질화막을 형성한 후, 전면에 에치백 공정을 실시하여 상기 콘택홀(35)이 형성된 산화막(33)의 양측면에질화막 측벽(36)을 형성한다.As shown in FIG. 3C, the first photoresist 34 is removed, an oxidation nitride film is formed on the entire surface of the semiconductor substrate 31 including the contact hole 35, and then an etch back process is performed on the entire surface. The nitride film sidewalls 36 are formed on both sides of the oxide film 33 on which the contact holes 35 are formed.
이어, 상기 콘택홀(35)의 형성에 의해 노출된 반도체 기판(31)의 표면에 산화 또는 질화에 의해 30~100Å 두께를 갖는 게이트 절연막(37)을 선택적으로 형성한다.Subsequently, a gate insulating layer 37 having a thickness of 30 to 100 占 퐉 is selectively formed on the surface of the semiconductor substrate 31 exposed by the formation of the contact hole 35 by oxidation or nitriding.
도 3d에 도시한 바와 같이, 상기 콘택홀(35)을 포함한 반도체 기판(31)의 전면에 도전성막을 형성한 후, 상기 산화막(33)의 상부표면을 에칭 앤드 포인트(Etching And Point)로 하여 전면에 CMP(Chemical Mechanical Polishing)공정을 실시하여 상기 게이트 절연막(37)상의 콘택홀(35)의 내부에 게이트 전극(38)을 형성한다.As shown in FIG. 3D, after the conductive film is formed on the entire surface of the semiconductor substrate 31 including the contact hole 35, the upper surface of the oxide film 33 is formed as an etching and point. A chemical mechanical polishing (CMP) process is performed on the gate electrode 38 to form the inside of the contact hole 35 on the gate insulating layer 37.
여기서 상기 게이트 전극용 도전성막은 폴리 실리콘, 텅스텐(W), 텅스텐 실리사이드(WSi), 질화 티타늄(TiN), 알루미늄(Al) 등의 전도성막을 사용한다.The gate electrode conductive film may be formed of a conductive film such as polysilicon, tungsten (W), tungsten silicide (WSi), titanium nitride (TiN), aluminum (Al), or the like.
도 3e에 도시한 바와 같이, 상기 게이트 전극(38)을 포함한 반도체 기판(31)의 전면에 산화막 또는 질화막 등을 사용하여 캡 절연막(39)을 형성하고, 상기 캡 절연막(39)상에 제 2 포토레지스트(40)를 도포한 후, 노광 및 현상공정으로 패터닝한다.As shown in FIG. 3E, a cap insulating film 39 is formed on the entire surface of the semiconductor substrate 31 including the gate electrode 38 using an oxide film or a nitride film, and a second film is formed on the cap insulating film 39. After applying the photoresist 40, it is patterned by exposure and development processes.
여기서 상기 패터닝된 제 2 포토레지스트(40)는 상기 게이트 전극(38)의 상부 및 그에 인접한 산화막(33) 상부에만 남도록 패터닝한다.The patterned second photoresist 40 is patterned to remain only on the upper portion of the gate electrode 38 and the oxide layer 33 adjacent thereto.
이어, 상기 패터닝된 제 2 포토레지스트(40)를 마스크로 이용하여 상기 캡 절연막(39)을 선택적으로 제거한다.Subsequently, the cap insulating layer 39 is selectively removed using the patterned second photoresist 40 as a mask.
그리고 상기 제 2 포토레지스트(40) 및 캡 절연막(39)을 마스크로 이용하여상기 반도체 기판(31)의 전면에 일정한 각도(Angle) 및 수직(Vertical) 각도로 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(38) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(41)을 형성한다.In addition, source / drain impurity ions are implanted into the entire surface of the semiconductor substrate 31 by using the second photoresist 40 and the cap insulating layer 39 as masks. Source / drain impurity regions 41 are formed in the surfaces of the semiconductor substrate 31 on both sides of the gate electrode 38.
도 3f에 도시한 바와 같이, 상기 제 2 포토레지스트(40)를 제거함으로써 메탈로 이루어진 트랜지스터 형성공정을 완료한다.As shown in FIG. 3F, the transistor forming process made of metal is completed by removing the second photoresist 40.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.As described above, the method for manufacturing a semiconductor device according to the present invention has the following effects.
첫째, 게이트 전극을 매립하여 형성함으로써 게이트 식각 공정을 최소화시킬 수 있기 때문에 CD 조절이 용이하다.First, since the gate etching process can be minimized by filling the gate electrode, the CD is easily controlled.
둘째, 게이트 절연막의 두께를 적정화함으로써 고속 동작 회로를 구현할 수 있다.Second, a high speed operation circuit can be realized by optimizing the thickness of the gate insulating film.
셋째, 캡 절연막 식각시 폴리머가 발생하지 않기 때문에 이를 제거하기 위한 별도의 세정 공정을 생략할 수 있다.Third, since no polymer is generated when the cap insulation layer is etched, a separate cleaning process for removing the cap insulation layer may be omitted.
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