KR100280537B1 - Semiconductor device manufacturing method - Google Patents
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Abstract
본 발명은 반도체 장치 제조방법에 관한 것으로, 종래 반도체 장치 제조방법은 모든 모스 트랜지스터의 저농도 소스 및 드레인 영역의 크기가 동일하게 제조하여, 고전압에서 동작하는 게이트산화막이 상대적으로 두꺼운 모스 트랜지스터에서 열전하가 발생하여 반도체장치의 특성이 열화되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 소자형성영역이 정의된 기판의 상부에 서로다른 두께의 게이트산화막을 포함하는 게이트를 형성하는 단계와; 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 단계와; 상기 게이트의 측면에 제 1측벽을 형성한 후, 상기 게이트산화막 중 두께가 상대적으로 얇은 게이트산화막을 포함하는 게이트의 측면에 형성된 제 1측벽의 측면 기판 하부에 선택적으로 고농도 소스 및 드레인을 형성하는 단계와; 상기 게이트 측면에 형성된 제 1측벽의 측변에 제 2측벽을 형성한 후, 상기 게이트산화막 중 상대적으로 두께가 두꺼운 게이트산화막을 포함하는 게이트의 제 2측벽의 측면 하부 기판에 고농도 소스 및 드레인을 형성하는 단계로 이루어져 이중의 측벽구조를 이용하여 모스 트랜지스터의 특성에 따라 저농도 소스 및 드레인의 크기를 제어함으로써, 고전압 모스 트랜지스터의 저농도 소스 및 드레인의 크기를 확대시켜 열전하의 발생을 방지하여 반도체 장치의 특성을 향상시키는 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In the conventional method of manufacturing a semiconductor device, all of the MOS transistors have the same size of the low concentration source and drain regions. There was a problem that the characteristics of the semiconductor device is deteriorated. In view of the above problems, the present invention includes forming a gate including a gate oxide layer having a different thickness on an upper portion of a substrate on which a device formation region is defined; Forming a low concentration source and drain under the side substrate of the gate; After forming a first side wall on the side of the gate, selectively forming a high concentration source and a drain under the side substrate of the first side wall formed on the side of the gate including a relatively thin gate oxide film among the gate oxide films Wow; After forming the second side wall on the side of the first side wall formed on the side of the gate, to form a high concentration source and drain on the lower side substrate of the second side wall of the gate including a relatively thick gate oxide film of the gate oxide film The dual sidewall structure is used to control the size of the low concentration source and drain according to the characteristics of the MOS transistor, thereby increasing the size of the low concentration source and drain of the high voltage MOS transistor to prevent generation of thermal charges, thereby improving the characteristics of the semiconductor device. It is effective to improve.
Description
본 발명은 반도체장치 제조방법에 관한 것으로, 특히 게이트산화막의 두께가 다른 모스 트랜지스터를 제조할 때, 게이트산화막의 두께가 더 두꺼운 모스 트랜지스터의 게이트 측면에 두꺼운 측벽을 형성한 후, 소스 및 드레인을 형성하여 열전하(hot carrier)의 발생을 방지하는데 적당하도록 한 반도체장치 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In particular, when manufacturing a MOS transistor having a different thickness of a gate oxide film, a thick sidewall is formed on a gate side of a MOS transistor having a larger thickness of the gate oxide film, and then a source and a drain are formed. The present invention relates to a method for manufacturing a semiconductor device, which is suitable for preventing generation of hot carriers.
일반적으로, 모스 트랜지스터는 적용되는 회로의 특성에 따라 그 게이트산화막의 두께에 차이를 갖게된다. 즉, 게이트산화막이 두꺼운 모스 트랜지스터일수록 고전압에서 동작하는 특성을 갖게 된다. 또한 게이트산화막이 얇은 모스 트랜지스터와 게이트산화막이 두꺼운 모스 트랜지스터를 동시에 형성하는 경우, 상기 게이트산화막이 얇은 모스 트랜지스터를 기준으로 하여 두꺼운 게이트산화막을 갖는 모스 트랜지스터를 제조하게 되며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.In general, the MOS transistor has a difference in the thickness of its gate oxide film depending on the characteristics of the circuit to which it is applied. That is, a thicker MOS transistor having a gate oxide film has a characteristic of operating at a high voltage. In addition, when forming a thin MOS transistor with a thin gate oxide film and a MOS transistor with a thick gate oxide film simultaneously, the MOS transistor having a thick gate oxide film is manufactured based on the thin MOS transistor. When described in detail with reference to the accompanying drawings as follows.
도1a 내지 도1c는 종래 반도체장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부전면에 필드산화막(2)을 형성하여 소자형성영역을 정의한 후, 상기 소자형성영역의 상부에 각각 두께를 달리하는 게이트산화막(3),(4)을 증착하는 단계(도1a)와; 상기 게이트산화막(3),(4)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 게이트전극(5)을 형성한 후, 그 게이트전극(5)의 측면 기판(1) 하부에 불순물 이온을 주입하여 저농도 소스 및 드레인(6)을 형성하는 단계(도1b)와; 상기 게이트전극(5)의 측면에 측벽(7)을 형성한 후, 불순물 이온을 이온주입하여 상기 측벽(7)의 측면 기판(1)하부에 고농도 소스 및 드레인(8)을 형성하고, 상기 게이트전극(5)과 고농도 소스 및 드레인(8)의 상부에 실리사이드(9)를 형성하는 단계(도1c)로 구성된다.1A to 1C are cross-sectional views of a manufacturing process of a conventional semiconductor device. As shown in FIG. 1A to 1C, a field oxide film 2 is formed on an upper surface of a substrate 1 to define an element formation region, and then Depositing gate oxide films 3 and 4 having different thicknesses on the substrate (Fig. 1A); Polycrystalline silicon is deposited on the upper surfaces of the gate oxide films 3 and 4 and patterned to form the gate electrode 5, and then impurity ions are implanted into the lower side substrate 1 of the gate electrode 5. To form a low concentration source and drain 6 (FIG. 1B); After the sidewall 7 is formed on the side of the gate electrode 5, impurity ions are implanted to form a high concentration source and drain 8 under the side substrate 1 of the sidewall 7. Forming silicide 9 on top of electrode 5 and high concentration source and drain 8 (FIG. 1C).
이와 같은 구성의 반도체장치 제조방법은 각각 필드산화막(2)에 의해 전기적으로 분리되며, 게이트산화막(3),(4)의 두께가 서로다른 모스 트랜지스터를 제조하는 과정에서, 일반적인 두께의 게이트산화막(3)에 비해 두꺼운 게이트산화막(4)을 갖는 모스 트랜지스터를 상기 일반적인 두께의 게이트산화막(3)을 갖는 모스 트랜지스터와 동일한 크기의 저농도 소스 및 드레인(6)을 갖도록 형성한다.The semiconductor device manufacturing method having such a configuration is electrically separated by the field oxide film 2, and in the process of manufacturing MOS transistors having different thicknesses of the gate oxide films 3 and 4, the gate oxide film having a general thickness ( A MOS transistor having a thick gate oxide film 4 compared to 3) is formed to have a low concentration source and drain 6 of the same size as the MOS transistor having the gate oxide film 3 having the general thickness.
이때의 반도체장치 제조방법은 모스 트랜지스터의 특성에 관계없이 공정의 편의와 제조비용을 절감하기 위해 게이트산화막(4)의 두께가 상대적으로 두꺼운 모스 트랜지스터를 게이트산화막(3)의 두께가 상대적으로 얇은 모스 트랜지스터와 동일한 크기의 저농도 소스 및 드레인을 갖도록 형성함으로써, 동작전압이 큰 두꺼운 게이트산화막(4)을 갖는 모스 트랜지스터에서 열전하(hot carrier)가 더 크게 발생한다. 이는 저농도 소스 및 드레인 영역이 작으면 전계가 저농도 소스 및 드레인의 측면부에서 급상승하기 때문이며, 이러한 현상은 동작전압이 높은 트랜지스터인 경우 더욱 두드러지게 나타난다.At this time, in the semiconductor device manufacturing method, a MOS transistor having a relatively thick thickness of the gate oxide film 4 is replaced with a MOS transistor having a relatively thin thickness of the gate oxide film 3 so as to reduce process convenience and manufacturing cost regardless of the characteristics of the MOS transistor. By forming to have a low concentration source and drain of the same size as the transistor, a larger hot carrier occurs in the MOS transistor having a thick gate oxide film 4 having a large operating voltage. This is because when the low concentration source and drain regions are small, the electric field rapidly rises on the side portions of the low concentration source and drain, and this phenomenon is more pronounced in the case of a transistor having a high operating voltage.
상기한 바와 같이 종래 반도체장치 제조방법은 동일한 제조공정을 통해 두께가 서로 다른 게이트산화막을 갖는 모스 트랜지스터를 제조하기 때문에, 모든 모스 트랜지스터의 저농도 소스 및 드레인 영역의 크기가 동일하며, 이에 따라 고전압에서 동작하는 게이트산화막이 상대적으로 두꺼운 모스 트랜지스터에서 열전하가 발생하여 소자의 특성이 열화되는 문제점이 있었다.As described above, in the conventional semiconductor device fabrication method, since the MOS transistors having the gate oxide films having different thicknesses are manufactured through the same fabrication process, the low concentration source and drain regions of all the MOS transistors have the same size, and therefore, they operate at high voltage. In the MOS transistor, which has a relatively thick gate oxide film, thermal charges occur to deteriorate device characteristics.
이와 같은 문제점을 감안한 본 발명은 고전압에서 동작하는 모스 트랜지스터의 저농도 소스 및 드레인을 상대적으로 크게 형성할 수 있는 반도체 장치 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of forming a relatively high concentration source and drain of a MOS transistor operating at a high voltage.
도1a 내지 도1c는 종래 반도체장치의 제조공정 수순단면도.1A to 1C are cross-sectional views of a manufacturing process of a conventional semiconductor device.
도2a 내지 도2d는 본 발명 반도체장치의 제조공정 수순단면도.2A to 2D are cross-sectional views of a manufacturing process of the semiconductor device of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3,4:게이트산화막 5:게이트전극3,4 gate oxide film 5: gate electrode
6:저농도 소스 및 드레인 7,10:측벽6: low concentration source and drain 7, 10: sidewall
8,11:고농도 소스 및 드레인 9:실리사이드8,11 high concentration source and drain 9: silicide
상기와 같은 목적은 소자형성영역이 정의된 기판의 상부에 서로다른 두께의 게이트산화막을 포함하는 게이트를 형성하는 게이트형성단계와; 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트의 측면에 제 1측벽을 형성한 후, 상기 게이트산화막 중 두께가 상대적으로 얇은 게이트산화막을 포함하는 게이트의 측면에 형성된 제 1측벽의 측면 기판 하부에 선택적으로 고농도 소스 및 드레인을 형성하는 저전압 모스 트랜지스터의 고농도 소스 및 드레인 형성단계와; 상기 게이트 측면에 형성된 제 1측벽의 측변에 제 2측벽을 형성한 후, 상기 게이트산화막 중 상대적으로 두께가 두꺼운 게이트산화막을 포함하는 게이트의 제 2측벽의 측면 하부 기판에 고농도 소스 및 드레인을 형성하는 고전압 모스 트랜지스터의 고농도 소스 및 드레인 형성단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a gate forming step of forming a gate including a gate oxide film having a different thickness on top of the substrate in which the device formation region is defined; A low concentration source and drain forming step of forming a low concentration source and a drain under the side substrate of the gate; After forming the first side wall on the side of the gate, the low voltage for selectively forming a high concentration source and drain under the side substrate of the first side wall formed on the side of the gate including a relatively thin gate oxide film of the gate oxide film Forming a high concentration source and drain of the MOS transistor; After forming the second side wall on the side of the first side wall formed on the side of the gate, to form a high concentration source and drain on the lower side substrate of the second side wall of the gate including a relatively thick gate oxide film of the gate oxide film This is achieved by including a high concentration source and drain forming step of a high voltage MOS transistor, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2d는 본 발명 반도체장치의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역을 정의하고, 그 소자형성영역의 상부에 서로다른 두께의 게이트산화막(3),(4)을 증착한후, 그 게이트산화막(3),(4)의 상부에 게이트전극(5)을 형성한 다음, 그 게이트전극(5)의 측면 기판(1) 하부에 저농도 소스 및 드레인(6)을 형성하는 단계(도2a)와; 상기 게이트전극(5)의 측면에 측벽(7)을 형성하고, 상기 상대적으로 두꺼운 게이트산화막(4)이 형성된 영역의 상부에 포토레지스트(PR) 패턴을 형성하고, 불순물 이온을 이온주입하여 상기 상대적으로 얇은 게이트산화막(3)이 하부에 형성된 게이트전극(5) 및 측벽(7)의 측면 기판(1) 하부에 고농도 소스 및 드레인(8)을 형성하는 단계(도2b)와; 상기 포토레지스트(PR) 패턴을 제거하고, 상기 측벽(7)의 측면에 측벽(10)을 형성한 후, 불순물 이온을 주입하여 상기 상대적으로 두꺼운 게이트산화막(4)의 측면에 형성된 측벽(10)의 측면 기판(1) 하부에 고농도 소스 및 드레인(11)을 형성하는 단계(도2c)와; 상기 게이트전극(5), 고농도 소스 및 드레인(8),(11)의 상부에 실리사이드(9)를 형성하는 단계(도2d)를 포함하여 구성된다.2A to 2D are cross-sectional views of a process for manufacturing a semiconductor device according to the present invention, in which a field oxide film 2 is formed on a substrate 1 to define an element formation region, and are formed on top of each other. After depositing the gate oxide films 3 and 4 having different thicknesses, the gate electrodes 5 are formed on the gate oxide films 3 and 4, and then the side substrates of the gate electrodes 5 are formed. 1) forming a low concentration source and drain 6 at the bottom (FIG. 2A); A sidewall 7 is formed on the side of the gate electrode 5, a photoresist pattern is formed on the region where the relatively thick gate oxide film 4 is formed, and the ion is implanted with impurity ions. Forming a high concentration source and drain 8 under the gate electrode 5 and the side substrate 7 of the sidewall 7 with the thin gate oxide film 3 formed therein (FIG. 2B); After removing the photoresist (PR) pattern, forming sidewalls 10 on the sidewalls of the sidewalls 7, and implanting impurity ions, the sidewalls 10 formed on the sidewalls of the relatively thick gate oxide film 4. Forming a high concentration source and drain 11 under the side substrate 1 of the substrate (FIG. 2C); And forming a silicide 9 on the gate electrode 5, the high concentration source and drain 8, 11 (FIG. 2D).
이하, 상기와 같은 본 발명 반도체 장치 제조방법을 좀 더 상세히 설명한다.Hereinafter, the method of manufacturing the semiconductor device of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 포토레지스트 패턴을 형성하여 기판(1)의 일부영역을 노출시키고, 그 노출된 기판(1)을 식각하여 트랜치구조를 형성한다.First, as shown in FIG. 2A, a photoresist pattern is formed on the substrate 1 to expose a portion of the substrate 1, and the exposed substrate 1 is etched to form a trench structure.
그 다음, 상기 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 필드산화막(2)을 형성하여 소자가 형성될 영역을 정의한다.Next, an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed, and planarized to form a field oxide film 2 to define a region in which the device is to be formed.
그 다음, 상기 기판(1)의 상부에 선택적으로 산화막을 증착하거나, 두꺼운 산화막을 증착한 후 특정 소자형성영역의 상부에 증착된 산화막의 상부일부를 식각하여 서로다른 두께의 게이트산화막(3),(4)을 형성한다. 이때, 게이트산화막(4)이 게이트산화막(3)에 비해 상대적으로 두꺼우며 고전압에서 동작하는 모스 트랜지스터의 게이트산화막이 된다.Next, an oxide film is selectively deposited on the substrate 1 or a thick oxide film is deposited, and then a portion of the oxide film deposited on the upper portion of the specific device formation region is etched to form a gate oxide film 3 having different thicknesses. (4) is formed. In this case, the gate oxide film 4 is relatively thicker than the gate oxide film 3 and becomes a gate oxide film of a MOS transistor operating at a high voltage.
그 다음, 상기 서로다른 두께의 게이트산화막(3),(4)의 상부전면에 다결정실리콘을 증착하고, 패터닝하여 게이트전극(5)을 형성한다.Next, polycrystalline silicon is deposited on the upper surfaces of the gate oxide films 3 and 4 having different thicknesses, and patterned to form the gate electrode 5.
그 다음, 상기 게이트전극(5)의 측면 기판(1)의 하부에 불순물 이온주입공정을 통해 저농도 소스 및 드레인(6)을 형성한다.Next, a low concentration source and drain 6 are formed in the lower portion of the side substrate 1 of the gate electrode 5 through an impurity ion implantation process.
그 다음, 도2b에 도시한 바와 같이 상기 게이트전극(5)과 저농도 소스 및 드레인(6)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 게이트전극(5)의 측면에 측벽(7)을 형성한다.Next, as illustrated in FIG. 2B, a nitride film is deposited on the upper surface of the gate electrode 5 and the low concentration source and drain 6, and the nitride film is dry-etched to form sidewalls (side surfaces) of the gate electrode 5. 7) form.
그 다음, 상기 게이트전극(5), 측벽(7)과 저농도 소스 및 드레인(6)의 상부전면에 포토레지스트(PR)를 도포하고, 노광 및 현상하여 상기 상대적으로 두꺼운 게이트산화막(4)의 상부에 형성된 게이트전극(5), 측벽(7)과 그 측면 하부에 형성된 저농도 소스 및 드레인(6)의 상부전면에 위치하는, 즉 두꺼운 게이트산화막(4)이 형성된 소자형성영역 상부전면에 위치하는 포토레지스트(PR) 패턴을 형성한다.Then, the photoresist PR is applied to the gate electrode 5, the sidewall 7 and the upper surface of the low concentration source and drain 6, and exposed and developed to form the upper portion of the relatively thick gate oxide film 4. Photos located on the upper surface of the gate electrode 5, the sidewall 7, and lower concentration source and drain 6 formed on the lower side thereof, that is, on the upper surface of the element formation region in which the thick gate oxide film 4 is formed. A resist (PR) pattern is formed.
그 다음, 상기 상대적으로 얇은 두께의 게이트산화막(3)이 형성된 소자형성영역에 불순물 이온을 이온주입하여, 상기 측벽(7)의 측면 기판(1) 하부에 고농도 소스 및 드레인(8)을 형성한다.Next, impurity ions are implanted into the device formation region in which the relatively thin gate oxide film 3 is formed to form a high concentration source and drain 8 under the side substrate 1 of the sidewall 7. .
그 다음, 도2c에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거한 후, 상기 고농도 소스 및 드레인(8), 게이트전극(5), 측벽(7)과 상기 두꺼운 산화막(4)이 형성된 소자형성영역에서 노출된 저농도 소스 및 드레인(6)의 상부전면에 질화막을 증착하고, 그 질화막을 건식식각하여 상기 측벽(7)의 측면에 제 2의 측벽(10)을 형성한다.Next, as shown in FIG. 2C, after the photoresist PR pattern is removed, the device having the high concentration source and drain 8, the gate electrode 5, the sidewall 7, and the thick oxide film 4 is formed. A nitride film is deposited on the upper surface of the low concentration source and drain 6 exposed in the formation region, and the nitride film is dry etched to form a second sidewall 10 on the side surface of the sidewall 7.
그 다음, 불순물 이온을 이온주입하여 상기 측벽(10)의 측면 기판(1)의 하부에 고농도 소스 및 드레인(11)을 형성한다. 이때, 상기 두꺼운 게이트산화막(4)을 포함하는 모스 트랜지스터의 저농도 소스 및 드레인(6)의 크기는 상기 두 측벽(7),(10)의 크기이고, 상기 상대적으로 얇은 게이트산화막(3)을 포함하는 모스 트랜지스터의 저농도 소스 및 드레인(6)의 크기는 최초 형성한 측벽(7)의 크기로 제한되어, 모스 트랜지스터의 특성에 따라 각기 다른 저농도 소스 및 드레인을 형성할 수 있게 된다.Next, impurity ions are implanted to form a high concentration source and drain 11 under the side substrate 1 of the side wall 10. In this case, the size of the low concentration source and drain 6 of the MOS transistor including the thick gate oxide film 4 is the size of the two sidewalls 7 and 10, and includes the relatively thin gate oxide film 3. The size of the low concentration source and drain 6 of the MOS transistor is limited to the size of the sidewall 7 formed initially, it is possible to form different low concentration source and drain according to the characteristics of the MOS transistor.
그 다음, 도2d에 도시한 바와 같이 상기의 구조 상부전면에 금속을 증착하고, 이를 열처리한 후, 증착된 금속을 제거하여 실리콘영역인 게이트전극(5)과 고농도 소스 및 드레인(8),(11)의 상부에 실리사이드(9)를 형성하게 된다.Next, as shown in FIG. 2D, a metal is deposited on the upper surface of the structure, and heat-treated. Then, the deposited metal is removed to remove the gate electrode 5 and the high concentration source and drain 8 of the silicon region. The silicide 9 is formed on the upper part of 11).
상기한 바와 같이 본 발명은 이중의 측벽구조를 이용하여 모스 트랜지스터의 특성에 따라 저농도 소스 및 드레인의 크기를 제어함으로써, 고전압 모스 트랜지스터의 저농도 소스 및 드레인의 크기를 확대시켜 열전하의 발생을 방지하여 반도체 장치의 특성을 향상시키는 효과가 있다.As described above, the present invention controls the size of the low concentration source and drain according to the characteristics of the MOS transistor using a double sidewall structure, thereby increasing the size of the low concentration source and drain of the high voltage MOS transistor to prevent the occurrence of thermal charges. There is an effect of improving the characteristics of the device.
Claims (3)
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| KR1019980060249A KR100280537B1 (en) | 1998-12-29 | 1998-12-29 | Semiconductor device manufacturing method |
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|---|---|---|---|
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Cited By (1)
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|---|---|---|---|---|
| KR100935755B1 (en) | 2007-12-05 | 2010-01-06 | 주식회사 동부하이텍 | A structure of LDD in multi-devices and a fabrication method thereof |
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1998
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