KR100280527B1 - MOS transistor manufacturing method - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 61
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 45
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 39
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000005530 etching Methods 0.000 claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 15
- 238000000206 photolithography Methods 0.000 claims abstract description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 7
- 239000010941 cobalt Substances 0.000 claims description 7
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 239000012535 impurity Substances 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000000059 patterning Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터는 게이트형성과 측벽형성공정이 분리되어 공정단계가 복잡한 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 게이트산화막을 증착하고, 그 게이트산화막의 상부일부를 노출시키는 질화막 패턴을 형성하는 게이트영역 설정단계와; 상기 노출된 게이트산화막의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘의 상부에 실리사이드를 형성하는 게이트전극 형성단계와; 상기 실리사이드와 질화막의 상부전면에 산화막을 증착한 후, 사진식각공정을 통해 상기 질화막과 산화막을 식각하여 게이트산화막, 다결정실리콘, 실리사이드 및 산화막 적층구조의 게이트를 형성함과 아울러 그 게이트의 측면에 측벽을 형성하는 게이트 및 측벽 형성단계와; 상기 게이트와 측벽을 이온주입마스크로 사용하는 경사이온주입공정으로 상기 측벽의 하부 기판에 저농도 소스 및 드레인을 형성함과 아울러 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 소스 및 드레인 형성단계로 구성되어,게이트와 게이트 측벽을 동시에 형성함으로써, 상기 실리사이드의 측면을 직접식각하지 않아 게이트형성을 위한 식각공정을 용이하게 하는 효과와 아울러 상기 경사이온주입을 통해 상기 1회의 이온주입공정으로 저농도, 고농도 소스 및 드레인을 동시에 형성하여 공정단계를 감소시키는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor has a problem that the process step is complicated because the gate forming and sidewall forming process is separated. In view of the above problems, the present invention includes a gate region setting step of depositing a gate oxide film on the substrate and forming a nitride film pattern exposing a portion of the gate oxide film; A gate electrode forming step of depositing polycrystalline silicon on the exposed gate oxide film and forming silicide on the polycrystalline silicon; After depositing an oxide film on the upper surface of the silicide and the nitride film, the nitride film and the oxide film are etched through a photolithography process to form a gate oxide, polysilicon, silicide, and oxide layered gates and sidewalls on the sidewalls of the gate. Forming a gate and sidewalls to form a gap; A source and drain forming step of forming a low concentration source and drain on the lower substrate of the side wall and a high concentration source and drain under the side substrate of the side wall by a gradient ion implantation process using the gate and the side wall as an ion implantation mask. By forming the gate and the gate sidewall at the same time, the side of the silicide is not directly etched to facilitate the etching process for the gate formation and the low concentration in the one ion implantation process through the gradient ion implantation, By simultaneously forming a high concentration source and drain, there is an effect of reducing the process step.
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 게이트산화막, 다결정실리콘, 실리사이드, 산화막 적층구조의 게이트와 그 게이트 측면의 측벽을 동시에 형성하고, 소스 및 드레인 형성을 위한 이온주입을 기판에 대해 경사지게 이온주입하여 고농도 및 저농도 소스 및 드레인을 동시에 형성함으로써 공정단계를 간소화 하며, 식각이 어려운 실리사이드를 직접적으로 식각하지 않음으로써 정확한 게이트 패턴을 형성하는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor. In particular, a gate oxide film, a polysilicon layer, a silicide layer, a gate layer of an oxide layer structure and a sidewall of the gate side are simultaneously formed, and ion implantation for source and drain formation is inclined with respect to the substrate. The present invention relates to a method of fabricating a MOS transistor, in which a high concentration and a low concentration source and drain are simultaneously formed to simplify the process step, and to form an accurate gate pattern by not directly etching a hardly etched silicide.
도1a 내지 도1d는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 필드산화막(2)을 증착하여 소자형성영역을 정의하고, 그 기판(1) 및 필드산화막(2)의 상부전면에 게이트산화막(3), 다결정실리콘(4), 질화막(5)을 순차적으로 증착하고, 상기 소자형성영역인 기판(1)의 상부 중앙에 위치하는 다결정실리콘(4)의 일부가 노출되도록 상기 질화막(5)의 일부를 식각한 후, 상기 노출된 다결정실리콘(4)의 상부에 실리사이드(6)를 형성하는 단계(도1a)와; 상기 질화막(5)과 실리사이드(6)의 상부전면에 산화막(7)을 증착하고, 평탄화하여 상기 질화막(5)의 상부가 노출되도록 함으로써, 상기 질화막(5)이 식각된 부분에 산화막(7) 패턴을 형성하는 단계(도1b)와; 상기 산화막(7)과 질화막(5)의 식각비를 이용한 식각공정으로 상기 질화막(5)을 제거하고, 상기 산화막(7)을 식각마스크로 사용하는 식각공정으로, 상기 산화막(7)과 실리사이드(6) 적층구조의 하부에 위치하는 다결정실리콘(4)과 게이트산화막(3)을 제외한 나머지 다결정실리콘(4)과 게이트산화막(3)을 식각하여 게이트산화막(3), 다결정실리콘(4), 실리사이드(6), 산화막(7) 적층구조의 게이트를 형성하는 단계(도1c)와; 상기 산화막(7)을 이온주입마스크로 사용하는 이온주입공정으로, 상기 기판(1)에 불순물 이온을 주입하여 저농도 소스 및 드레인(8)을 형성하고, 상기 게이트의 측면에 측벽(9)을 형성한 후, 상기 산화막(7)과 측벽(9)을 이온주입 마스크로 사용하는 이온주입 공정으로 상기 측벽(9)의 측면 기판(1) 하부에 고농도 소스 및 드레인(10)을 형성하는 단계(도1d)를 포함하여 구성된다.1A to 1D are cross-sectional views of a manufacturing process of a conventional MOS transistor. As shown therein, a field oxide film 2 is deposited on an upper portion of a substrate 1 to define an element formation region, and the substrate 1 and a field are formed. The gate oxide film 3, the polysilicon 4, and the nitride film 5 are sequentially deposited on the upper surface of the oxide film 2, and the polysilicon 4 positioned in the upper center of the substrate 1, which is the device formation region, is deposited. Etching a part of the nitride film 5 so that a part of it is exposed, and then forming a silicide 6 on the exposed polysilicon 4 (Fig. 1A); The oxide film 7 is deposited on the upper surfaces of the nitride film 5 and the silicide 6, and planarized to expose the upper portion of the nitride film 5 so that the oxide film 7 is etched at the portion where the nitride film 5 is etched. Forming a pattern (FIG. 1B); An etching process using the etching ratio of the oxide film 7 and the nitride film 5 to remove the nitride film 5, the etching process using the oxide film 7 as an etching mask, the oxide film 7 and the silicide ( 6) The gate oxide film 3, the polysilicon 4, and the silicide are etched by etching the remaining polycrystalline silicon 4 and the gate oxide film 3, except for the polycrystalline silicon 4 and the gate oxide film 3, which are disposed under the stacked structure. (6), forming a gate of the oxide film 7 stacked structure (FIG. 1C); In the ion implantation process using the oxide film 7 as an ion implantation mask, impurity ions are implanted into the substrate 1 to form a low concentration source and drain 8, and a sidewall 9 is formed on the side of the gate. Afterwards, a high concentration source and drain 10 is formed below the side substrate 1 of the sidewall 9 by an ion implantation process using the oxide film 7 and the sidewall 9 as an ion implantation mask (FIG. 1d).
이하, 상기와 같은 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, a method of manufacturing the conventional MOS transistor as described above will be described in more detail.
먼저, 도1a에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역(ACTIVE)을 정의하고, 그 소자형성영역인 기판(1)과 필드산화막(2)의 상부전면에 게이트산화막(3), 다결정실리콘(4), 질화막(5)을 순차적으로 증착한다.First, as shown in FIG. 1A, the field oxide film 2 is formed on the substrate 1 to define the device formation region ACTIVE, and the upper surface of the substrate 1 and the field oxide film 2, which are the device formation regions, are defined. The gate oxide film 3, the polysilicon 4, and the nitride film 5 are deposited sequentially.
그 다음, 상기 질화막(5)의 상부에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 상기 소자형성영역의 중앙상부영역에 증착된 질화막(5)의 상부일부를 노출시키는 패턴을 형성하고, 그 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로, 상기 노출된 질화막(5)을 식각하여 그 하부의 다결정실리콘(4)을 노출시킨다.Next, a photoresist (not shown) is applied on the nitride film 5, and the pattern is exposed and developed to expose a portion of the upper portion of the nitride film 5 deposited on the upper region of the device formation region. In the etching process using the photoresist pattern as an etching mask, the exposed nitride film 5 is etched to expose the polysilicon 4 underneath.
그 다음, 상기 질화막(5)과 상기 노출된 다결정실리콘(4)의 상부에 코발트를 증착하고, 열처리하여 상기 다결정실리콘(4)의 상부에만 선택적으로 실리사이드(6)를 형성하고, 상기 증착된 코발트를 제거한다.Then, cobalt is deposited on the nitride film 5 and the exposed polycrystalline silicon 4, and heat-treated to selectively form silicide 6 only on the polycrystalline silicon 4, and the deposited cobalt Remove it.
그 다음, 도1b에 도시한 바와 같이 상기 질화막(5)과 실리사이드(6)의 상부전면에 산화막(7)을 증착한다. 이때의 산화막(7)은 상기 질화막(5)의 식각영역이 모두 채워지도록 충분히 두껍게 증착한다.Next, as illustrated in FIG. 1B, an oxide film 7 is deposited on the upper surfaces of the nitride film 5 and the silicide 6. At this time, the oxide film 7 is deposited thick enough so that all of the etching regions of the nitride film 5 are filled.
그 다음, 상기 증착된 산화막(7)의 상부로 부터 평탄화를 실시하여 상기 질화막(5)의 상부가 노출될 때까지 식각공정을 수행하여, 상기 질화막(5)이 식각된 부분에 산화막(7) 패턴을 형성한다.Next, the planarization process is performed from the top of the deposited oxide film 7 to perform an etching process until the top of the nitride film 5 is exposed, whereby the oxide film 7 is formed on the portion where the nitride film 5 is etched. Form a pattern.
그 다음, 도1c에 도시한 바와 같이 상기 산화막(7)과 질화막(5)의 식각비를 이용한 식각공정으로 상기 질화막(5)을 제거한다.Next, as illustrated in FIG. 1C, the nitride film 5 is removed by an etching process using an etching ratio between the oxide film 7 and the nitride film 5.
그 다음, 상기 산화막(7)을 식각마스크로 사용하는 식각공정으로, 상기 상기 다결정실리콘(4)과 게이트산화막(3)을 식각하여 게이트산화막(3), 다결정실리콘(4), 실리사이드(6), 산화막(7) 적층구조의 게이트를 형성한다. 이때, 산화막(7)과 다결정실리콘(4)의 사이에 위치하는 실리사이드(6)에 의해 게이트 패터닝이 용이하지 않게 된다.Next, in the etching process using the oxide film 7 as an etching mask, the polysilicon 4 and the gate oxide film 3 are etched to form a gate oxide film 3, a polysilicon 4, and a silicide 6 The gate of the laminated structure of the oxide film 7 is formed. At this time, the gate patterning is not easy due to the silicide 6 located between the oxide film 7 and the polycrystalline silicon 4.
그 다음, 도1d에 도시한 바와 같이 상기 산화막(7)을 이온주입마스크로 사용하는 이온주입공정으로, 상기 기판(1)에 불순물 이온을 주입하여 저농도 소스 및 드레인(8)을 형성하고, 상기 게이트의 측면에 측벽(9)을 형성한 후, 상기 산화막(7)과 측벽(9)을 이온주입 마스크로 사용하는 이온주입 공정으로 상기 측벽(9)의 측면 기판(1) 하부에 고농도 소스 및 드레인(10)을 형성한다.Then, as shown in FIG. 1D, in the ion implantation process using the oxide film 7 as an ion implantation mask, impurity ions are implanted into the substrate 1 to form a low concentration source and drain 8, and After the sidewalls 9 are formed on the side surfaces of the gate, a high concentration source under the side substrate 1 of the sidewalls 9 is formed by an ion implantation process using the oxide film 7 and the sidewalls 9 as an ion implantation mask. The drain 10 is formed.
상기한 바와 같이 종래 모스 트랜지스터 제조방법은 게이트형성과 측벽형성공정이 분리되어 공정단계가 복잡하며, 게이트전극과 게이트보호용 산화막의 사이에 식각이 용이하지 않은 실리사이드가 형성되어 게이트 패턴을 형성하는 것이 용이하지 않은 문제점이 있었다.As described above, in the conventional MOS transistor manufacturing method, the gate forming process and the sidewall forming process are separated, and the process step is complicated. There was a problem that did not.
이와 같은 문제점을 감안한 본 발명은 게이트 형성과 측벽의 형성을 동시에 실시하며, 상기 실리사이드의 측면을 직접 식각하지 않고 게이트 패턴을 형성할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a MOS transistor manufacturing method capable of simultaneously forming a gate and forming sidewalls, and forming a gate pattern without directly etching side surfaces of the silicide.
도1a 내지 도1d는 종래 모스 트랜지스터의 제조공정 수순단면도.1A to 1D are cross-sectional views of a manufacturing process of a conventional MOS transistor.
도2a 내지 도2e는 본 발명 모스 트랜지스터의 제조공정 일실시예의 수순단면도.Figures 2a to 2e is a cross-sectional view of the embodiment of the manufacturing process of the MOS transistor of the present invention.
도3a 내지 도3e는 본 발명 모스 트랜지스터의 제조공정 일실시예의 수순단면도.Figures 3a to 3e is a cross-sectional view of the embodiment of the manufacturing process of the MOS transistor of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:게이트산화막 4:다결정실리콘3: gate oxide film 4: polycrystalline silicon
5:질화막 6:실리사이드5: nitride film 6: silicide
7:산화막 8:저농도 소스 및 드레인7: oxide film 8: low concentration source and drain
10:고농도 소스 및 드레인10: high concentration source and drain
상기와 같은 목적은 기판의 상부에 게이트산화막을 증착하고, 그 게이트산화막의 상부일부를 노출시키는 질화막 패턴을 형성하는 게이트영역 설정단계와; 상기 노출된 게이트산화막의 상부에 다결정실리콘을 증착하고, 그 다결정실리콘의 상부에 실리사이드를 형성하는 게이트전극 형성단계와; 상기 실리사이드와 질화막의 상부전면에 산화막을 증착한 후, 사진식각공정을 통해 상기 질화막과 산화막을 식각하여 게이트산화막, 다결정실리콘, 실리사이드 및 산화막 적층구조의 게이트를 형성함과 아울러 그 게이트의 측면에 측벽을 형성하는 게이트 및 측벽 형성단계와; 상기 게이트와 측벽을 이온주입마스크로 사용하는 경사이온주입공정으로 상기 측벽의 하부 기판에 저농도 소스 및 드레인을 형성함과 아울러 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 소스 및 드레인 형성단계로 모스 트랜지스터를 제조함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a gate region setting step of depositing a gate oxide film on the substrate and forming a nitride film pattern exposing a portion of the gate oxide film; A gate electrode forming step of depositing polycrystalline silicon on the exposed gate oxide film and forming silicide on the polycrystalline silicon; After depositing an oxide film on the upper surface of the silicide and the nitride film, the nitride film and the oxide film are etched through a photolithography process to form a gate oxide, polysilicon, silicide and oxide layered gates, and at the sidewalls of the gate Forming a gate and sidewalls to form a gap; A source and drain forming step of forming a low concentration source and drain on the lower substrate of the side wall and a high concentration source and drain under the side substrate of the side wall by a gradient ion implantation process using the gate and the side wall as an ion implantation mask. This is achieved by manufacturing a MOS transistor, which will be described in detail with reference to the accompanying drawings.
도2a 내지 도2e는 본 발명 모스 트랜지스터 제조방법의 일실시예도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역을 정의한 후, 그 기판(1)의 상부에 게이트산화막(3)과 질화막(5)을 순차적으로 증착한 후, 질화막(5)의 일부를 식각하여 상기 기판(1)의 상부중앙영역의 게이트산화막(3)의 일부를 노출시킨 다음, 상기 질화막(5)이 식각된 영역에 다결정실리콘(4) 패턴을 형성하는 단계(도2a)와; 상기 다결정실리콘(4)의 상부에 실리사이드(6)를 형성하는 단계(도2b)와; 상기 실리사이드(6)와 질화막(5)의 상부전면에 산화막(7)을 증착하는 단계(도2c)와; 상기 산화막(7)의 상부에 포토레지스트(PR) 패턴을 형성하고, 이를 식각마스크로 사용하는 식각공정으로, 상기 산화막(7)과 질화막(5)의 일부를 식각하여 상기 게이트산화막(3), 다결정실리콘(4), 실리사이드(6), 산화막(7) 적층구조의 게이트를 형성함과 아울러 그 게이트의 측면에 질화막(5) 측벽을 형성하는 단계(도2d)와; 상기 포토레지스트(PR) 패턴을 제거하고, 틸트(TILT)이온주입을 통해 상기 질화막(5) 측벽의 하부 기판(1)에 저농도 소스 및 드레인(8)을 형성하고, 상기 질화막(5) 측벽의 측면 기판(1) 하부에 고농도 소스 및 드레인(10)을 형성하는 단계(도2e)로 구성된다.2A to 2E illustrate an embodiment of a method of manufacturing a MOS transistor according to an embodiment of the present invention. As shown therein, a field oxide film 2 is formed on a substrate 1 to define an element formation region, and then an upper portion of the substrate 1 After sequentially depositing the gate oxide film 3 and the nitride film 5 on the substrate, a portion of the nitride film 5 is etched to expose a portion of the gate oxide film 3 in the upper central region of the substrate 1. Forming a polysilicon 4 pattern in the region where the nitride film 5 is etched (FIG. 2A); Forming a silicide 6 on top of the polysilicon 4 (Fig. 2b); Depositing an oxide film (7) on the upper surface of the silicide (6) and the nitride film (5); In the etching process of forming a photoresist (PR) pattern on the oxide film 7 and using it as an etching mask, a portion of the oxide film 7 and the nitride film 5 is etched to form the gate oxide film 3, Forming a gate having a stacked structure of polysilicon (4), silicide (6) and oxide film (7) and forming sidewalls of nitride film (5) on the side of the gate (FIG. 2D); The photoresist (PR) pattern is removed, a low concentration source and drain (8) is formed on the lower substrate (1) of the sidewall of the nitride film (5) through the tilt (TILT) ion implantation, and the sidewall of the nitride film (5) Forming a high concentration source and drain 10 under the side substrate 1 (FIG. 2E).
이하, 상기와 같은 본 발명의 일실시예를 좀 더 상세히 설명한다.Hereinafter, an embodiment of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여 소자형성영역을 정의한다.First, as shown in FIG. 2A, a field oxide film 2 is formed on a substrate 1 to define an element formation region.
그 다음, 상기 소자형성영역인 기판(1)의 상부에 게이트산화막(3)과 질화막(5)을 순차적으로 증착한다.Next, the gate oxide film 3 and the nitride film 5 are sequentially deposited on the substrate 1 which is the device forming region.
그 다음, 상기 질화막(5)의 상부에 포토레지스트를 도포하고, 노광 및 현상하여 상기 기판(1)의 상부중앙영역에 위치하는 질화막(5)의 일부를 노출시키는 패턴을 형성한다.Next, a photoresist is applied on the nitride film 5, and exposed and developed to form a pattern for exposing a part of the nitride film 5 located in the upper center region of the substrate 1.
그 다음, 상기 노출된 질화막(5)의 일부를 식각하여 상기 기판(1)의 상부중앙영역의 게이트산화막(3)의 일부를 노출시킨다.Next, a part of the exposed nitride film 5 is etched to expose a part of the gate oxide film 3 in the upper center region of the substrate 1.
그 다음, 상기 노출된 게이트산화막(3)과 질화막(5)의 상부전면에 다결정실리콘(4)을 증착한 후, 그 다결정실리콘(4)을 평탄화하여 상기 질화막(5)이 식각된 영역에 다결정실리콘(4) 패턴을 형성한다. 이때 다결정실리콘(4)의 상부면은 상기 질화막(5)의 상부면보다 낮게 형성한다.Next, after the polycrystalline silicon 4 is deposited on the exposed front surfaces of the gate oxide film 3 and the nitride film 5, the polysilicon 4 is planarized to form a polycrystal in the region where the nitride film 5 is etched. The silicon 4 pattern is formed. At this time, the upper surface of the polysilicon 4 is lower than the upper surface of the nitride film 5.
그 다음, 도2b에 도시한 바와 같이 상기 다결정실리콘(4)과 질화막(5)의 상부에 코발트를 증착하고 열처리 하여 상기 다결정실리콘(4)의 상부에 실리사이드(6)를 형성한다.Next, as shown in FIG. 2B, cobalt is deposited on the polycrystalline silicon 4 and the nitride film 5 and heat-treated to form silicide 6 on the polycrystalline silicon 4.
그 다음, 도2c에 도시한 바와 같이 상기 실리사이드(6)와 질화막(5)의 상부전면에 산화막(7)을 증착한다.Next, as illustrated in FIG. 2C, an oxide film 7 is deposited on the upper surfaces of the silicide 6 and the nitride film 5.
그 다음, 도2d에 도시한 바와 같이 상기 산화막(7)의 상부에 포토레지스트(PR) 패턴을 형성하고, 이를 식각마스크로 사용하는 식각공정으로, 상기 산화막(7)과 질화막(5)의 일부를 식각하여 상기 게이트산화막(3), 다결정실리콘(4), 실리사이드(6), 산화막(7) 적층구조의 게이트를 형성함과 아울러 그 게이트의 측면에 질화막(5) 측벽을 형성한다.Next, as shown in FIG. 2D, a photoresist (PR) pattern is formed on the oxide film 7, and an etching process using the photoresist pattern as an etching mask is used to form part of the oxide film 7 and the nitride film 5. Is etched to form a gate having a stacked structure of the gate oxide film 3, the polysilicon 4, the silicide 6, and the oxide film 7, and the sidewalls of the nitride film 5 are formed on the side of the gate.
이와 같은 공정으로 종래와 같이 게이트 형성공정과 측벽형성공정을 분리하여 진행하지 않음으로써, 공정단계가 단순해지며, 상기 게이트 형성을 위해 상기 실리사이드(6)와 소정거리 이격된 위치의 산화막(7)과 질화막(5)을 식각함으로써, 용이하게 식각공정을 진행할 수 있게 된다.In this process, since the gate forming process and the sidewall forming process are not separated as in the related art, the process step is simplified, and the oxide film 7 at a position spaced a predetermined distance apart from the silicide 6 for forming the gate. By etching the nitride film 5, the etching process can be easily performed.
그 다음, 도2e에 도시한 바와 같이 상기 포토레지스트(PR) 패턴을 제거하고, 틸트(TILT)이온주입을 통해 상기 질화막(5) 측벽의 하부 기판(1)에 저농도 소스 및 드레인(8)을 형성하고, 상기 질화막(5) 측벽의 측면 기판(1) 하부에 고농도 소스 및 드레인(10)을 형성한다. 이때의 틸트이온주입은 경사이온주입이라고도 하며 주입되는 이온의 주입각도를 변화시켜 주입영역의 상부에 특정한 막이 증착되어 있어도 그 하부에 불순물 이온을 주입할 수 있게 된다.Next, as shown in FIG. 2E, the photoresist PR pattern is removed, and a low concentration source and drain 8 are deposited on the lower substrate 1 of the sidewall of the nitride film 5 through tilting ion implantation. The high concentration source and drain 10 are formed under the side substrate 1 on the sidewall of the nitride film 5. In this case, tilt ion implantation is also called gradient ion implantation. By changing the implantation angle of implanted ions, impurity ions can be implanted even under a specific film deposited on the upper portion of the implantation region.
이와 같은 과정을 통해 종래 측벽 형성 및 2회의 불순물 주입공정을 통해 LDD구조의 소스 및 드레인을 형성하는 과정을 1회의 불순물 주입공정으로 수행하여 공정단계를 단순화할 수 있게 된다.Through this process, the process of forming the source and the drain of the LDD structure through the conventional sidewall formation and the two impurity implantation processes in one impurity implantation process can be simplified.
또한 도3a 내지 도3e는 본 발명의 다른 실시예도로서, 이에 도시한 바와 같이 상기 도2a와 같이 질화막(5)의 사이에 게이트전극인 다결정실리콘(4) 패턴을 형성한 후, 상기 질화막(5)의 상부일부를 선택적으로 식각하여 상기 다결정실리콘(4) 패턴의 상부가 노출되도록 하고, 그 노출된 다결정실리콘(4)의 상부전면에 실리사이드(6)를 형성한 다음, 상기 도2d에서 설명한 바와 같이 게이트와 측벽을 동시에 형성한다.3A to 3E are other exemplary embodiments of the present invention. As shown in FIG. 2A, after forming a polysilicon 4 pattern as a gate electrode between the nitride films 5, the nitride film 5 is formed. Selectively etching a portion of the upper portion of the polysilicon 4 to expose the upper portion of the polysilicon 4 pattern, and then forming silicide 6 on the upper surface of the exposed polysilicon 4, and then as described with reference to FIG. The gate and sidewalls are formed at the same time.
이와 같이 상기 다결정실리콘(4)의 상부 및 측면에 실리사이드를 형성하여 게이트전극의 접촉저항을 줄일 수 있게 되며, 이때 역시 게이트와 측벽을 동시에 형성하고 경사이온주입을 통해 고농도, 저농도 소스 및 드레인을 동시에 형성하여 공정단계를 감소시킬 수 있게 된다.As described above, silicides are formed on the upper and side surfaces of the polysilicon 4 to reduce the contact resistance of the gate electrode. At this time, the gate and the sidewall are simultaneously formed, and the high concentration, the low concentration source and the drain are simultaneously formed through the gradient ion implantation. To reduce the process steps.
상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 게이트산화막의 상부에 질화막 패턴을 형성하고, 그 질화막 패턴에 의해 노출된 게이트산화막에 게이트전극을 형성한 후, 그 게이트전극의 상부에 실리사이드를 형성하고, 실리사이드 및 질화막의 상부에 산화막을 증착한 다음 패턴을 형성하여 게이트와 게이트 측벽을 동시에 형성함으로써, 상기 실리사이드의 측면을 직접식각하지 않아 게이트형성을 위한 식각공정을 용이하게 하는 효과와 아울러 상기 경사이온주입을 통해 상기 1회의 이온주입공정으로 저농도, 고농도 소스 및 드레인을 동시에 형성하여 공정단계를 감소시키는 효과가 있다.As described above, in the method of manufacturing the MOS transistor of the present invention, a nitride film pattern is formed on the gate oxide film, a gate electrode is formed on the gate oxide film exposed by the nitride film pattern, and then silicide is formed on the gate electrode. By depositing an oxide film on top of the silicide and nitride film and then forming a pattern to simultaneously form the gate and the gate sidewall, the side surface of the silicide is not directly etched to facilitate the etching process for gate formation and the gradient ion implantation. Through the one ion implantation process through to form a low concentration, high concentration source and drain at the same time has the effect of reducing the process step.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980054837A KR100280527B1 (en) | 1998-12-14 | 1998-12-14 | MOS transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980054837A KR100280527B1 (en) | 1998-12-14 | 1998-12-14 | MOS transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000039487A KR20000039487A (en) | 2000-07-05 |
| KR100280527B1 true KR100280527B1 (en) | 2001-02-01 |
Family
ID=19562711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980054837A KR100280527B1 (en) | 1998-12-14 | 1998-12-14 | MOS transistor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280527B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394524B1 (en) * | 2001-12-21 | 2003-08-14 | 동부전자 주식회사 | Method For Manufacturing Semiconductor Devices |
| KR100565432B1 (en) * | 2002-09-18 | 2006-03-30 | 세메스 주식회사 | Transistor Of Semiconductor Device And Method Of Fabricating The Same |
-
1998
- 1998-12-14 KR KR1019980054837A patent/KR100280527B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000039487A (en) | 2000-07-05 |
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