KR100213203B1 - Semiconductor device with contact hole and process for fabricating the same - Google Patents
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Abstract
콘택 형성시 미스얼라인에 의한 단락의 발생 및 누설전류의 발생을 억제하기 위해, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극, 상기 게이트 전극 상면에 형성된 캡핑층, 상기 게이트 전극의 양측면의 기판내에 형성된 소오스/드레인 영역, 상기 게이트 전극 및 상기 캡핑층의 측벽 및 상기 기판의 일부 영역에 형성되어 있는 절연층 패턴, 상기 절연층의 표면에 형성된 스페이서, 상기 결과물의 전면에 형성된 평탄화층, 상기 평탄화층내에 자 기정렬 방식으로 형성되어 상기 소오스/드레인 영역을 노출시키는 콘택홀 및 상기 콘택홀을 채우는 배선층을 구비하며, 상기 절연층 패턴은 상기 스페이서에 대한 식각 선택비가 높은 물질로 형성된다.A gate electrode formed on a semiconductor substrate through a gate insulating film, a capping layer formed on the top surface of the gate electrode, a gate electrode formed on both sides of the gate electrode, An insulating layer pattern formed on the sidewalls of the gate electrode and the capping layer and a part of the substrate, a spacer formed on a surface of the insulating layer, a planarization layer formed on the entire surface of the resultant, A contact hole exposing the source / drain region and a wiring layer filling the contact hole, the insulating layer pattern being formed of a material having a high etch selectivity to the spacer.
Description
제1a도 내지 제1c도는 종래의 기술에 따른 콘택홀을 가지는 반도체 장치의 형성 방법을 나타내는 단면도들이다.FIGS. 1A through 1C are cross-sectional views illustrating a method of forming a semiconductor device having a contact hole according to a conventional technique.
제2도는 종래 기술에 따라 형성된 반도체 장 의 문제를 나타내는 단면도이다2 is a cross-sectional view showing the problem of the semiconductor field formed according to the prior art
제3a도 내지 제3d도는 본 발명에 따른 콘택홀을 가지는 반도체 장치의 형성 방법을 나타내는 단면도이다.FIGS. 3a through 3d are cross-sectional views illustrating a method of forming a semiconductor device having a contact hole according to the present invention.
본 발명은 콘택홀을 가지는 반도체 장치 및 그의 형성 방법에 관한 것으로, 특히 이중층을 이용하여 자기 정렬적으로 형성된 콘택을 가지는 반도체 장치 및 그의 형성 방법에 관한 것이다.The present invention relates to a semiconductor device having a contact hole and a method of forming the same, and more particularly, to a semiconductor device having a contact formed by self-alignment using a double layer and a method of forming the same.
반도체 장치의 제조공정에 있어서, 소자의 집적도가 증가하면서 콘택 크기를 줄이고 콘택에 의해 인접층이 단락되는 것을 방지하기 위해 스페이스 룰이 축소되고 있다. 스페이스 룰을 작게하면 콘택의 크기가 커서 콘택을 용이하게 형성할 수 있으나 단락발생 가능성이 증가한다. 따라서, 콘택 저항을 작게하면서 미스얼라인에 의해 발생하는 단락 발생을 줄이는 방법이 연구되어 왔으며, 그 중의 하나가 자기 정렬 콘택(self-aligned contact) 구조이다.In the manufacturing process of a semiconductor device, the space rule is being reduced in order to reduce the contact size and to prevent the adjacent layer from being short-circuited by the contact as the degree of integration of the device increases. The smaller the space rule, the larger the size of the contact, which facilitates the formation of the contact but increases the likelihood of a short circuit. Therefore, a method for reducing the occurrence of short circuit caused by misalignment while reducing the contact resistance has been studied, and one of them is a self-aligned contact structure.
자기 정렬 콘택 구조의 형성 방법은 주변 구조물의 단차를 이용하여 콘택 영역을 형성하는 방법으로서, 마스크를 사용하지 않고도 다양한 크기의 콘택을 얻을 수 있기 때문에, 고집적화에 의해 미소화되는 반도체장치의 제조에 적합하다.A method of forming a self-aligned contact structure is a method of forming a contact area using a step of peripheral structures. Since a contact of various sizes can be obtained without using a mask, it is suitable for manufacturing a semiconductor device that is miniaturized by high integration Do.
자기 정렬 콘택 구조를 가지는 종래의 반도체 장치의 제조 방법을 제1a도 내지 제1c도 및 제2도를 참고로 설명한다.A method of manufacturing a conventional semiconductor device having a self-aligned contact structure will be described with reference to FIGS. 1A to 1C and FIG. 2.
제1a도를 참조하면, 실리콘 기판(1)위에 산화막과 같은 유전물질, 도전성 물질 예를 불순물이 도핑된 폴리실리콘 및 실리콘질화물을 순차적으로 증착하고 패터닝하여, 게이트 절연막(2), 게이트 전극(3) 및 캐핑층(4)을 형성한다.1A, a dielectric material such as an oxide film, a conductive material such as polysilicon doped with impurities and silicon nitride are sequentially deposited on the silicon substrate 1 and patterned to form the gate insulating film 2, the gate electrode 3 And the capping layer 4 are formed.
제1b도를 참조하면, 반도체 기판 전면에 불순물을 이온주입하여 소오스/드레인인영역(11)을 형성한다. 다음, 결과물 전면에 절연물질 예를 들면 실리콘질화물을 증착한 후 에치백을 실시하여 상기 게이트 전극(3) 및 캐핑층(4)의 측벽에 스페이서(5)를 형성한다. 여기서 상기 스페이서를 구성하는 물질은 추후의 콘택홀이 형성되는 평탄화막에 대한 선택 식각비가 우수하여 콘택홀 형성시 미스얼라인이 발생하더라도 게이트 전극과 배선층과의 단락이 생기지 않게 된다.Referring to FIG. 1B, impurities are ion-implanted into the entire surface of the semiconductor substrate to form a source / drain region 11. Next, an insulating material such as silicon nitride is deposited on the entire surface of the resultant structure, and etchback is performed to form spacers 5 on the sidewalls of the gate electrode 3 and the capping layer 4. Here, the material constituting the spacer has an excellent selective etching ratio with respect to a planarizing film in which a subsequent contact hole is formed, so that short circuit between the gate electrode and the wiring layer does not occur even if misalignment occurs in the formation of the contact hole.
제1c도를 참조하면, 결과물 전면에 평탄화막으로 산화막(6)을 형성한다. 다음, 상기 산화막(6)의 일부를 식각하여 상기 소오스/드레인영역(11)을 노출시키는 콘택홀(7)을 형성한다. 여기서 콘택홀 형성시 미스얼라인이 발생하더라고 평탄화막(6)인 산화막과 캐핑층 및 스페이서인 실리콘 질화막은 식각비가 다르므로 산화막이 식각되어도 질화막은 식각되지 않고 잔존한다. 다음, 상기 콘택홀 내에 알루미늄 또는 그의 합금을 채워 배선층(8)을 형성한다.Referring to FIG. 1C, an oxide film 6 is formed on the entire surface of the resultant by using a planarizing film. Next, a part of the oxide film 6 is etched to form a contact hole 7 exposing the source / drain region 11. In this case, misalignment occurs in the formation of the contact holes. Since the etching rate of the oxide film as the planarization film 6, the capping layer, and the silicon nitride film as the spacer are different, the nitride film remains without being etched even when the oxide film is etched. Next, aluminum or an alloy thereof is filled in the contact hole to form a wiring layer 8.
위의 발명에 의해 미스얼라인에 의한 단락을 방지하기 위해서는 질화막의 식각 선택비가 산화막의 식각 선택비에 비해 상당히 커야 한다. 그런데, 특정 식각제에 대한 질화막의 식각 선택비가 산화막의 식각 선택비에 비해 작거나 충분히 크지 못한 경우에는 제2도에서 나타난 바와 같이, 캐핑층(4) 및 스페이서(5)의 일부가 식각된다. 따라서 게이트전극과 배선층 사이에서 전자의 이동이 발생하여 누설전류가 생길 수 있다. 또한, 콘택홀 형성시에 게이트전극을 감싸고 있는 캐핑층 및 스페이서가 전부 식각되어 게이트 전극이 배선층에 단락될 수도 있다.In order to prevent a short circuit caused by misalignment by the above invention, the etching selectivity ratio of the nitride film must be considerably larger than the etching selectivity of the oxide film. However, if the etch selectivity ratio of the nitride film to the specific etchant is small or not large enough as compared with the etch selectivity of the oxide film, a portion of the capping layer 4 and the spacers 5 are etched, as shown in FIG. Therefore, electrons move between the gate electrode and the wiring layer, and a leakage current may be generated. Further, at the time of forming the contact hole, the capping layer surrounding the gate electrode and the spacer may be entirely etched so that the gate electrode may be short-circuited to the wiring layer.
따라서 본 발명의 목적은 위의 문제점을 해결할 수 있는 반도체 장치를 제공하는 것이다.It is therefore an object of the present invention to provide a semiconductor device capable of solving the above problems.
본 발명의 다른 목적은 상기 반도체 장치를 제조하는데 적합한 방법을 제공하는 것이다.Another object of the present invention is to provide a method suitable for manufacturing the semiconductor device.
본 발명의 목적을 달성하기 위한 본 발명의 반도체 장치는 반도체 기판 상에 게이트 절연막을 개재하여 형성된 게이트 전극; 상기 게이트 전극 상면에 형성된 캡핑층; 상기 게이트 전극의 양측면의 기판내에 형성된 소오스/드레인 영역; 상기 게이트 전극 및 상기 캡핑층의 측벽 및 상기 기판의 일부 영역에 형성되어 있는 절연층 패턴; 상기 절연층의 표면에 형성된 스페이서; 상기 결과물의 전면에 형성된 평탄화층; 상기 평탄화층내에 자기정렬 방식으로 형성되 어 상기 소오스/드레인 영역을 노출시키는 콘택홀; 및 상기 콘택홀을 채우는 배선층을 구비하며, 상기 절연층 패턴은 상기 스페이서에 대한 식각 선택비가 높은 물질로 형성된 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a gate electrode formed on a semiconductor substrate with a gate insulating film interposed therebetween; A capping layer formed on the upper surface of the gate electrode; Source / drain regions formed in both sides of the gate electrode; An insulating layer pattern formed on side walls of the gate electrode, the capping layer, and a part of the substrate; A spacer formed on a surface of the insulating layer; A planarization layer formed on a front surface of the resultant structure; A contact hole formed in the planarization layer in a self-aligning manner to expose the source / drain region; And a wiring layer filling the contact hole, wherein the insulating layer pattern is formed of a material having a high etch selectivity to the spacer.
본 발명의 다른 목적을 달성하기 위한 반도체 장치의 콘택 형성 방법에 따르면, 반도체 기판 상의 일부에 게이트 절연막, 게이트 전극 및 캡핑층을 차례대로 형성한 후 패터닝하는 단계; 상기 패터닝된 게이트 전극 및 캡핑층을 마스크로 사용하여 이온을 주입하여 상기 게이트 전극 양측면의 기판내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역이 형성된 기판의 전면에 제1절연막 및 상기 제2절연막을 순차적으로 형성하되, 상기 제1절연막은 상기 제2절연막에 비해 식각 선택비가 높은 절연물질을 사용하여 형성하는 단계; 상기 제2절연막을 에치백하여 상기 제1절연막의 측벽에 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 이용하여 상기 제1절연막을 식각하여 상기 게이트 전극 및 상기 캡핑층의 측벽 및 상기 기판의 일부 영역에 절연층 패턴을 형성하는 단계; 결과물 전면에 평탄화막을 형성하는 단계; 상기 평탄화막을 자기 정렬 콘택홀 형성 방법으로 식각하여 상기 소오스/드레인 영역을 노출시키는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 매립하는 배선층을 형성하는 단계를 구비한다.According to another aspect of the present invention, there is provided a method of forming a contact of a semiconductor device, comprising: sequentially forming and patterning a gate insulating layer, a gate electrode, and a capping layer on a part of a semiconductor substrate; Implanting ions using the patterned gate electrode and the capping layer as a mask to form a source / drain region in the substrate on both sides of the gate electrode; Forming a first insulating layer and a second insulating layer on the entire surface of the substrate on which the source / drain regions are formed, wherein the first insulating layer is formed using an insulating material having a higher etch selectivity than the second insulating layer; Etching back the second insulating film to form a spacer on a sidewall of the first insulating film; Etching the first insulating layer using the spacer as a mask to form an insulating layer pattern on a sidewall of the gate electrode and the capping layer and on a region of the substrate; Forming a planarizing film on the entire surface of the resultant product; Etching the planarization layer by a self-aligned contact hole forming method to form a contact hole exposing the source / drain region; And forming a wiring layer for burying the contact hole.
이하 본 발명을 첨부된 도면을 참조로 설명한다.The invention will now be described with reference to the accompanying drawings.
제3a도 내지 제3d도는 본 발명에 따른 콘택구조를 가지는 반도체 장치의 제조단계를 나타낸다.FIGS. 3a through 3d show the manufacturing steps of the semiconductor device having the contact structure according to the present invention.
제3a도를 참조하면, 제1a도와 동일하게 기판(21) 상에 게이트 절연막(22), 게이트 전극(23) 및 캐핑층(24)을 형성한다.Referring to FIG. 3A, a gate insulating film 22, a gate electrode 23, and a capping layer 24 are formed on a substrate 21 in the same manner as in the first embodiment.
제3b도를 참조하면, 결과물 전면에 제1절연막(29)과 제2절연막(30)을 순차적으로 형성한다. 여기서 제1절연막은 제2절연막에 대해 식각 선택비가 높은 것이 바람직하며, 구체적으로 제1절연막은 질화막으로 제2절연막은 산화막을 사용하였다.Referring to FIG. 3B, a first insulating layer 29 and a second insulating layer 30 are sequentially formed on the entire surface of the resultant structure. Here, it is preferable that the first insulating film has a high etch selectivity with respect to the second insulating film. Specifically, the first insulating film is a nitride film and the second insulating film is an oxide film.
제3c도를 참조하면, 제2절연막을 에치백하여 상기 제1절연막의 측벽에 스페이서(30)를 형성한다. 상기 스페이서(30)를 식각 마스크로 이용하여 제1절연막을 식각하여 캐핑층(24)과 기판(21)을 노출시킨다. 다음, 소오스/드레인영역 즉 활성영역(31)을 형성하기 위해 기판에 불순물을 이온주입한다.Referring to FIG. 3C, the second insulating film is etched back to form a spacer 30 on the sidewall of the first insulating film. The capping layer 24 and the substrate 21 are exposed by etching the first insulating film using the spacer 30 as an etching mask. Then, impurities are ion-implanted into the substrate to form the source / drain regions, that is, the active regions 31. Next,
제3d도를 참조하면, 제1c도와 유사하게, 결과물 전면에 평탄화용 절연막(26)을 형성하고, 상기 평탄화용 절연막(26)에 콘택홀(27)을 형성하여 상기 활성영역(31)을 노출시키고, 상기 콘택홀을 배선층(28)을 형성할 물질로 채운다.Referring to FIG. 3, similarly to the first c, a planarization insulating film 26 is formed on the entire surface of the resultant structure, and a contact hole 27 is formed in the planarization insulating film 26 to expose the active region 31 And the contact hole is filled with a material for forming the wiring layer 28.
본 발명에 의한 콘택홀을 가지는 반도체 장치의 효과를 종래기술에 의한 콘택홀을 가지는 반도체 장치와 비교하면 다음과 같다.The effect of the semiconductor device having the contact hole according to the present invention is compared with the semiconductor device having the contact hole according to the prior art as follows.
먼저 통상적인 반도체 장치 제조 공정에서는 기하학적 형상의 차이를 극복하기 위하여 50~100%의 오버 에치를 시행하며, 오버에치가 60%라고 가정하면, 상기 종래 방법에 의한 반도체 장치에서 게이트전극 상부에 형성된 캐핑층(4)의 두께가 1000Å이고 스페이서를 500Å로 하면, 스페이서를 형성할 때 상기 캐핑층(4)은 300Å이 식각되어 상기 캐핑층은 700Å만 이 남게 된다. 다음 콘택홀 형성시 평탄화막(6)을 식각할 때 미스얼라인이 발생하여 캐핑층(4)과 스페이서(5)가 약 300Å식각된다고 가정하면, 자기 정렬에 의한 콘택 형성후의 캐핑층(4)은 400Å이 되고 게이트전극의 숄더(shoulder)부분은 100 내지 200Å으로 얇게 되어 단락 발생 및 누설 전류의 발생 가능성이 크게된다.In order to overcome the difference in geometry in a typical semiconductor device fabrication process, an over etch of 50 to 100% is performed. Assuming that the over etch amount is 60%, in the conventional semiconductor device, When the thickness of the pinned layer 4 is 1000 angstroms and the spacers are 500 angstroms, the capping layer 4 is etched to 300 angstroms when forming the spacers, leaving only 700 angstroms of the capping layer. Assuming misalignment occurs when the planarization layer 6 is etched and the capping layer 4 and the spacer 5 are etched about 300 angstroms when forming the next contact hole, the capping layer 4 after contact formation by self- And the shoulder portion of the gate electrode is thinned to 100 to 200 ANGSTROM, which leads to the occurrence of short-circuit and leakage current.
그러나 본 발명에 따른 콘택홀을 가지는 반도체 장치에 있어서는 오버 에치율이 60%이고 제1절연막(29)와 제2절연막(30)을 각각 300Å과 200Å으로 합한 두깨가 500Å이 되게하면, 캐핑층(24)은 제3c도의 공정(오버 에치 에 의해)에서 180Å식각되어 820Å가 된다. 이후 콘택홀에 의해 300Å식각된다하면 게이트 전극 상부의 캐핑층(24)은 520Å이 되어 게이트 전극 상부 및 게이트 전극의 숄더부위의 캐핑층이 두껍게 된다. 이로써, 종래 기술에 비해 단락 현상 및 누설전류가 줄어듬을 알 수 있다.However, in the semiconductor device having the contact hole according to the present invention, when the over etch rate is 60% and the thickness of the first insulating layer 29 and the second insulating layer 30 is 300 Å and 200 Å, respectively, to 500 Å, 24 are etched 180 Å to 820 Å in the process of FIG. 3 c (by overetching). Thereafter, the capping layer 24 on the gate electrode becomes 520 angstroms, and the capping layer on the upper portion of the gate electrode and the shoulder portion of the gate electrode becomes thick. As a result, the short circuit phenomenon and the leakage current are reduced as compared with the conventional technology.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.It is obvious that the present invention is not limited to the above embodiments and that many modifications are possible within the technical scope of the present invention by those skilled in the art.
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Cited By (1)
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1996
- 1996-05-30 KR KR1019960018751A patent/KR100213203B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100412137B1 (en) * | 2001-12-11 | 2003-12-31 | 주식회사 하이닉스반도체 | Method for forming gate spacer of semiconductor device |
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