KR100258202B1 - Method for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A manufacturing method of a semiconductor element is provided to improve performance of semiconductor unit and reduce parasitic current between adjacent elements by reducing resistance of the semiconductor unit. CONSTITUTION: A pad oxide layer(32) and a nitride layer(33) are formed successively on a silicon plate(31). A silicon trench(31a) is formed by etching the pad oxide layer(32) and the nitride layer(33). After a first insulation layer(34) is formed on the entire surface, it is flattened with CMP(chemical mechanical polishing) until the surface of the nitride layer(33) is exposed. The flattened nitride layer is removed. A first insulation film that separates elements is formed by etching the insulation layer(34) with a photosensitive film pattern. After the photosensitive film pattern is removed, a polysilicon layer with protrusion and groove is formed on the entire surface. The polysilicon layer is etched with CMP until polysilicon layer filled in the groove and the first insulation film are exposed. A gate electrode consisting of polysilicon is formed on the protrusion of the plate(31). Source region and drain region are formed on the protrusion of the plate(31). High melting point silicide layer is formed on the gate electrode, source region and drain region. A second insulation layer is formed on the entire plate(31). The second insulation layer is etched to form contact holes exposing the high melting point silicide layer. Metallic substance is deposited to form wiring.

Description

반도체 장치의 제조 방법Manufacturing Method of Semiconductor Device

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소리 분리막 상면에 소오스/드레인 접촉창을 형성하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a source / drain contact window on an upper surface of a sound separator.

반도체 소자 중의 하나인 트랜지스터를 다른 소자와 연결하기 위해서, 소오스/드레인 영역에 접촉창을 형성하고 금속 패터닝을 하는 기술이 있다. 그런데 반도체 장치가 고집적화됨에 따라, 소자간의 간격이 좁아지게 되어 다른 소자와의 연결 통로인 접촉창이 형성되는 소오스/드레인 영역도 좁아지게 된다. 한편, 소자 사이를 격리시키는 막의 폭을 한계 이상으로 줄이게 되면 소자 간에 발생하는 기생 회로에 의해 소자의 열화가 발생한다. 즉, 종래의 기술에 따르면, 반도체 장치의 고집적화는 게이트 전극의 길이와 접촉창과 연결되는 금속선의 길이 및 접촉창의 크기에 따라 영향을 받는다.In order to connect a transistor, which is one of the semiconductor devices, with another device, there is a technique of forming a contact window in the source / drain region and performing metal patterning. However, as semiconductor devices become more integrated, the gap between devices becomes narrower, so that the source / drain regions in which contact windows, which are connection paths with other devices, are formed are also narrowed. On the other hand, if the width of the film that isolates between the elements is reduced above the limit, deterioration of the element occurs due to parasitic circuits occurring between the elements. That is, according to the prior art, the high integration of the semiconductor device is influenced by the length of the gate electrode and the length of the metal wire connected with the contact window and the size of the contact window.

도 1은 종래의 반도체 장치의 단면도이다. 기판(11)에 소자 분리막(12)과 그 사이에 배치된 트랜지스터를 형성한다. 트랜지스터의 소오스 영역 및 드레인 영역(16, 17)이 형성된 기판 상면에 게이트 산화막(13)이 배치되어 있다. 게이트 산화막 상면에는 게이트 전극(14)이, 게이트 전극의 측벽에는 스페이서(15)가 형성되어 있다. 게이트 전극의 상면 및 소오스/드레인 영역의 표면에는 티타늄 실리사이드층(15)이 형성되어 있다. 티타늄 실리사이드층을 가지는 게이트 전극이 형성된 결과물 전면에 산화막(19)을 형성하고 평탄화한 후 소오스/드레인 영역(티타늄 실리사이드층)을 노출시키는 콘택홀을 형성한다. 콘택홀에 금속 물질을 채워 도면에 나타난 바와 같이 배선(21)을 형성한다.1 is a cross-sectional view of a conventional semiconductor device. An element isolation film 12 and a transistor disposed therebetween are formed on the substrate 11. The gate oxide film 13 is disposed on the upper surface of the substrate on which the source and drain regions 16 and 17 of the transistor are formed. The gate electrode 14 is formed on the gate oxide film upper surface, and the spacer 15 is formed on the sidewall of the gate electrode. A titanium silicide layer 15 is formed on the top surface of the gate electrode and the surface of the source / drain regions. An oxide film 19 is formed and planarized on the entire surface of the resultant gate electrode having the titanium silicide layer, and then contact holes are formed to expose the source / drain regions (titanium silicide layer). The wiring 21 is formed by filling a contact hole with a metal material as shown in the drawing.

반도체 장치가 고집적화됨에 따라 소오스/드레인 영역(16, 17) 및 소자 분리막(12)의 폭이 작아져야 한다. 그런데, 소오스/드레인 영역(16, 17)이 작아지면 콘택홀 공정시 마스크의 미스 얼라인이 발생할 가능성이 증가하므로 소오스/드레인 영역을 줄이는 것은 한계가 있다. 또한, 소자 분리막(12)의 폭/간격을 줄이게 되면 인접한 소자(트랜지스터)간의 기생 회로에 의해 소자의 특성이 열화된다. 한편, 활성 영역인 소오스/드레인 영역(16, 17)이 크므로 이 영역 상면에 형성되는 티타늄 실리사이드층에 의한 저항도 크다. 따라서 반도체 장치의 직렬 저항이 증가하는 문제가 있다.As the semiconductor device is highly integrated, the widths of the source / drain regions 16 and 17 and the device isolation layer 12 should be reduced. However, as the source / drain regions 16 and 17 become smaller, the possibility of misalignment of the mask during the contact hole process increases, so reducing the source / drain regions is limited. In addition, if the width / spacing of the device isolation film 12 is reduced, the device characteristics are degraded by parasitic circuits between adjacent devices (transistors). On the other hand, since the source / drain regions 16 and 17 which are active regions are large, the resistance by the titanium silicide layer formed on the upper surface of the region is also large. Therefore, there is a problem that the series resistance of the semiconductor device increases.

따라서, 본 발명의 목적은 전술한 문제점을 해결할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for manufacturing a semiconductor device that can solve the above-mentioned problems.

도 1은 종래 기술에 따른 반도체 장치의 단면도 및 평면도.1 is a cross-sectional view and a plan view of a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 장치의 제조 단계를 나타내는 단면도들.2A to 2H are cross-sectional views illustrating steps in manufacturing a semiconductor device according to the present invention.

(도면의 부호 설명)(Symbol explanation of drawing)

32: 패드 산화막 33: 질화막32: pad oxide film 33: nitride film

34: 열산화막 35: 플라즈마 산화막34: thermal oxide film 35: plasma oxide film

42: 게이트 전극 37: 플라즈마 산화막42: gate electrode 37: plasma oxide film

본 발명의 목적을 달성하기 위해, 소자 분리막 상면에 소오스 영역 및 드레인 영역 콘택홀을 형성하여 활성 영역을 줄인다.In order to achieve the object of the present invention, the source region and the drain region contact holes are formed on the upper surface of the isolation layer to reduce the active region.

이를 위해, 실리콘 기판을 준비한 후, 실리콘 기판의 소정 부분에 패드 산화막 및 질화막을 순차적으로 형성하고, 패드 산화막 및 질화막을 마스크로 이용하여 상기 기판의 소정 부분을 식각하여 기판에 홈과 돌출부를 형성한다. 홈과 돌출부를 갖는 기판을 형성한 후 결과물 전면에 제 1 절연막을 형성하고, 연속하여 상기 질화막의 표면이 노출되도록 연마하여 실리콘 기판을 평탄화한다. 다음 잔존하는 질화막을 제거한다. 감광막 패턴을 사용하여 상기 기판의 홈 부분에 채워진 절연막의 소정 부분을 상기 패드 산화막 수준 하부로 식각하여 돌출부 및 홈을 가지는 소자 분리 기능을 하는 제 1 절연막을 형성하고 감광막 패턴을 제거한다. 이어 돌출부 및 홈을 가지는 상기 제 1 절연막이 형성된 결과물 전면에 폴리 실리콘층을 형성하고, 상기 폴리 실리콘층을 적어도 상기 패드 산화막이 제거될때까지 연마하여 상기 기판의 돌출부, 상기 제 1 절연막의 상기 홈에 채워진 폴리 실리콘층 및 상기 제 1 절연막의 돌출부를 노출시킨다. 다음, 상기 기판의 돌출부 상면 일부에 폴리 실리콘으로 구성된 게이트 전극을 형성하고 게이트 전극 양측의 상기 기판의 돌출부에 소오스 영역 및 드레인 영역을 형성하여 트랜지스터를 완성한다. 이후 상기 게이트 전극의 상면, 상기 노출된 폴리 실리콘층 및 상기 소오스 영역 및 상기 드레인 영역 상면에 고융점 실리사이드층을 형성하고, 고융점 실리사이드층이 형성된 기판 전면에 제 2 절연막을 형성하고, 제 2 절연막의 소정 부분을 식각하여 상기 기판 상면에 형성된 상기 고융점 실리사이드층을 노출시키는 콘택홀을 형성하고, 콘택홀이 형성된 결과물 전면에 금속 물질을 증착하여 배선을 형성한다.To this end, after preparing a silicon substrate, a pad oxide film and a nitride film are sequentially formed on a predetermined portion of the silicon substrate, and a predetermined portion of the substrate is etched using the pad oxide film and the nitride film as a mask to form grooves and protrusions in the substrate. . After forming a substrate having grooves and protrusions, a first insulating film is formed on the entire surface of the resultant, and subsequently the surface of the nitride film is polished to expose the planarized silicon substrate. Next, the remaining nitride film is removed. A predetermined portion of the insulating film filled in the groove portion of the substrate is etched using the photoresist pattern below the pad oxide layer to form a first insulation film having a device isolation function having protrusions and grooves, and the photoresist pattern is removed. Next, a polysilicon layer is formed on the entire surface of the resultant film having the protrusion and the groove formed thereon, and the polysilicon layer is polished at least until the pad oxide layer is removed, so that the protrusion of the substrate and the groove of the first insulating film are polished. The filled polysilicon layer and the protrusion of the first insulating film are exposed. Next, a gate electrode made of polysilicon is formed on a part of the upper surface of the protrusion of the substrate, and a source region and a drain region are formed on the protrusion of the substrate on both sides of the gate electrode to complete the transistor. Thereafter, a high melting point silicide layer is formed on an upper surface of the gate electrode, the exposed polysilicon layer, and an upper surface of the source region and the drain region, and a second insulating layer is formed on the entire surface of the substrate on which the high melting point silicide layer is formed. Etching a predetermined portion of the to form a contact hole to expose the high melting point silicide layer formed on the upper surface of the substrate, and to form a wiring by depositing a metal material on the entire surface of the resultant formed contact hole.

한편, 홈과 돌출부를 갖는 기판을 형성한 후 제 1 절연막을 형성하기 이전에 홈과 돌출부를 갖는 기판의 노출 표면에 열산화막을 형성하는 단계를 더 실시하여 홈의 에지 누설 전류를 감소시킨다. 또한, 제 1 절연막은 고밀도 플라즈마 산화막으로 구성되며 상기 고밀도 플라즈마 산화막은 BOE(Buffer Oxide Etchant)로 습식 식각된다. 상기 질화막은 H3PO4로 제거된다.On the other hand, after forming the substrate having the grooves and the protrusions, and before forming the first insulating film, a step of forming a thermal oxide film on the exposed surface of the substrate having the grooves and the protrusions is further performed to reduce the edge leakage current of the grooves. In addition, the first insulating film is composed of a high-density plasma oxide film, the high-density plasma oxide film is wet etched by Buffer Oxide Etchant (BOE). The nitride film is removed with H 3 PO 4 .

한편, 상기 고융점 실리사이드는 티타늄 실리사이드로 구성되며, 티타늄 실리사이드층을 형성하기 위해서는 상기 소오스 영역 및 상기 드레인 영역이 형성된 결과물 전면에 티타늄을 스퍼터링으로 증착하는 단계, 상기 증착 단계후 기판 전면에 대해 급속 열처리 공정을 실시하여 상기 티타늄 실리사이드층을 형성하는 단계, 및 연속적으로 NH4OH + H2O2+ H2O의 수용액으로 상기 급속 열처리 공정 후 잔존하는 티타늄을 제거하는 단계를 구비한다.On the other hand, the high melting point silicide is composed of titanium silicide, in order to form a titanium silicide layer, depositing titanium on the entire surface of the resultant source and the drain region formed by sputtering, rapid heat treatment on the entire surface of the substrate after the deposition step Performing a process to form the titanium silicide layer, and subsequently removing titanium remaining after the rapid heat treatment process with an aqueous solution of NH 4 OH + H 2 O 2 + H 2 O.

이하 본 발명을 첨부된 도면을 참조로 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a에서, 실리콘 기판에 웰을 형성한다. 웰을 구비한 실리콘 기판(31) 상면의 소정 부분에 순차적으로 패드 산화막(32)과 질화막(33)을 형성한다. 다음 상기 패드 산화막(32)과 질화막(33)을 마스크로 이용하여 상기 기판(31)을 식각한다. 기판의 식각에 의해 돌출부(31a)를 형성한다. 다음, 기판의 식각에 의해 기판의 에지 부분에서 발생할 수 있는 누설 전류를 감소시키기 위해, 식각된 부분(홈 부분)에서 노출된 표면에 버퍼 역할을 하는 열산화막(34)을 형성한다.In FIG. 2A, wells are formed in a silicon substrate. The pad oxide film 32 and the nitride film 33 are sequentially formed on predetermined portions of the upper surface of the silicon substrate 31 including the wells. Next, the substrate 31 is etched using the pad oxide layer 32 and the nitride layer 33 as a mask. The protrusion 31a is formed by etching the substrate. Next, in order to reduce leakage current that may occur at the edge portion of the substrate by etching of the substrate, a thermal oxide film 34 serving as a buffer is formed on the surface exposed at the etched portion (groove portion).

도 2b에서, 열산화막(34)이 형성된 기판 전면에 절연층인 고밀도 플라즈마 산화막(35)을 도포하고 화학적 기계적 연마를 b-b선까지 실시한다. 연마에 의해 도 2c에 나타난 바와 같이, 질화막(33a)의 표면과 고밀도 플라즈마 산화막(35a)의 표면이 노출된다. 질화막(33a)을 뜨거운 H3PO4를 사용하여 습식 제거한다. 질화막(33a)의 높이는 약 500Å이다.In FIG. 2B, a high-density plasma oxide film 35, which is an insulating layer, is applied to the entire surface of the substrate on which the thermal oxide film 34 is formed, and chemical mechanical polishing is performed up to the bb line. By polishing, as shown in FIG. 2C, the surface of the nitride film 33a and the surface of the high density plasma oxide film 35a are exposed. The nitride film 33a is wet removed using hot H 3 PO 4 . The height of the nitride film 33a is about 500 kPa.

도 2d에서, 감광막 패턴(36)을 사용하여 상기 고밀도 플라즈마 산화막(35a)의 소정 부분을 약 1000Å정도 식각한다. 식각에 의해 상기 패드 산화막(32) 수준 이하에서 고밀도 플라즈마 산화막(35b)의 표면이 노출되어, 고밀도 플라즈마 산화막(35b)은 돌출부와 홈을 구비한 형상이 된다. 상기 고밀도 플라즈마 산화막(35b) 형성시 사용되는 식각제는 BOE이다. 다음 감광막 패턴(36)을 제거한다.In FIG. 2D, a predetermined portion of the high density plasma oxide film 35a is etched by about 1000 kV using the photosensitive film pattern 36. Etching exposes the surface of the high density plasma oxide film 35b below the level of the pad oxide film 32 so that the high density plasma oxide film 35b has a protrusion and a groove. The etchant used to form the high density plasma oxide layer 35b is BOE. Next, the photosensitive film pattern 36 is removed.

도 2e에서, 돌출부와 홈을 구비한 고밀도 플라즈마 산화막(35b)이 형성된 결과물 전면에 폴리 실리콘층(38)을 약 1500Å 증착하고 e-e까지 화학적 기계적 연마를 실시하여 기판(31)을 노출시킨다. 이때, 패드 산화막(32)이 연마에 의해 완전히 제거된다. 또한, 고밀도 플라즈마 산화막(35b)의 홈에도 폴리 실리콘이 채워져 있으므로, 도 2f에 나타난 바와 같이, 연마에 의해 기판(31)이 노출될 때 상기 고밀도 플라즈마 산화막(35b)의 홈에 형성된 폴리 실리콘층의 표면도 노출된다. 여기서, 고밀도 플라즈마 산화막은 소자 분리막의 역할을 한다.In FIG. 2E, a polysilicon layer 38 is deposited on the entire surface of the resulting high density plasma oxide film 35b having protrusions and grooves, and chemical mechanical polishing is performed to e-e to expose the substrate 31. At this time, the pad oxide film 32 is completely removed by polishing. In addition, since the grooves of the high density plasma oxide film 35b are filled with polysilicon, as shown in FIG. 2F, the polysilicon layer formed in the grooves of the high density plasma oxide film 35b when the substrate 31 is exposed by polishing. The surface is also exposed. Here, the high density plasma oxide film serves as a device isolation film.

다음, 도 2f에 나타난 바와 같이 공지된 방법으로 소자 분리막 사이의 기판 상면 일부에 폴리 실리콘으로 구성된 게이트 전극(42)을 형성하고 상기 게이트 전극(42) 측벽에 스페이서(43)를 형성한다. 그리고 게이트 전극(42) 및 스페이서(43)를 마스크로 이용하여 형성된 LDD(Lightly Doped Drain) 소오스 및 드레인 영역(40a, 40b, 41a, 41b)을 형성한다.Next, as shown in FIG. 2F, a gate electrode 42 made of polysilicon is formed on a portion of the upper surface of the substrate between the device isolation layers, and a spacer 43 is formed on the sidewall of the gate electrode 42. Lightly doped drain (LDD) source and drain regions 40a, 40b, 41a, and 41b are formed using the gate electrode 42 and the spacer 43 as a mask.

도 2g에서, 고융점 금속으로 Ti를 스퍼터링 방법으로 증착하고 급속 열처리 공정을 실시하여 실리콘을 가지고 있는 부분에 티타늄 실리사이드층(44a, 44b)을 형성한다. 티타늄 실리사이드층이 형성되는 부분은 게이트 전극(42)의 상면(44b)과상기 고밀도 플라즈마 산화막(37)의 홈에 형성된 폴리 실리콘층과 소오스 및 드레인 영역(44a)이다. 다음 반응하지 않고 잔존하는 티타늄은 NH4OH + H2O2+ H2O의 수용액으로 제거한다.In FIG. 2G, Ti is deposited using a high melting point metal by a sputtering method and a rapid heat treatment process is performed to form titanium silicide layers 44a and 44b on a portion containing silicon. The portion where the titanium silicide layer is formed is the top surface 44b of the gate electrode 42 and the polysilicon layer formed in the groove of the high density plasma oxide film 37 and the source and drain regions 44a. The titanium remaining without reaction is then removed with an aqueous solution of NH 4 OH + H 2 O 2 + H 2 O.

도 2h에서, 티타늄 실리사이드층이 형성된 결과물 전면에 제 2 절연막(45)을 형성하여 기판면을 평탄화한다. 이후 제 2 절연막(45)의 소정 부분에 콘택홀을 형성하여 상기 티타늄 실리사이드층의 표면을 노출시킨다. 이후 금속 물질을 콘택홀이 형성된 제 2 절연막 상면에 증착하고 패터닝하여 배선(46)을 형성한다.In FIG. 2H, the substrate surface is planarized by forming a second insulating film 45 on the entire surface of the resultant in which the titanium silicide layer is formed. Thereafter, a contact hole is formed in a predetermined portion of the second insulating layer 45 to expose the surface of the titanium silicide layer. Thereafter, a metal material is deposited on the upper surface of the second insulating layer on which the contact hole is formed and patterned to form the wiring 46.

활성 영역인 소오스 영역 및 드레인 영역과 배선을 연결시키는 콘택홀이 활성 영역 상면에 형성되지 않고 소자 분리막 상면에 형성되므로, 활성 영역을 줄여 설계할 수 있다. 또한 활성 영역이 감소함에 따라 반도체 소자의 저항이 작아져, 반도체 장치의 성능 저하를 줄일 수 있다. 예를 들면, 구동 지연 시간을 줄일 수 있다. 또한, 동일한 면적에서 활성 영역이 종래에 비해 상대적으로 좁게 설계될 수 있으므로 소자 분리막의 폭을 상대적으로 넓게 설계할 수 있다. 따라서 고밀도 반도체 장치에서 발생할 수 있는 인접 소자에 의해 생성된 기생 전류를 줄일 수 있다.Since the contact holes connecting the source and drain regions, which are the active regions, and the wirings are not formed on the upper surface of the active region, but are formed on the upper surface of the device isolation layer, the active region can be reduced in design. In addition, as the active area is reduced, the resistance of the semiconductor element is reduced, which can reduce performance degradation of the semiconductor device. For example, the driving delay time can be reduced. In addition, since the active area may be designed to be relatively narrow in the same area, the width of the device isolation layer may be relatively wide. Therefore, parasitic currents generated by adjacent devices that can occur in high density semiconductor devices can be reduced.

Claims (8)

(a) 실리콘 기판을 준비하는 단계,(a) preparing a silicon substrate, (b) 상기 실리콘 기판의 소정 부분에 패드 산화막 및 질화막을 순차적으로 형성하는 단계,(b) sequentially forming a pad oxide film and a nitride film on a predetermined portion of the silicon substrate, (c) 상기 패드 산화막 및 질화막을 마스크로 이용하여 상기 기판의 소정 부분을 식각하여 실리콘 트렌치를 형성하는 단계,(c) forming a silicon trench by etching a predetermined portion of the substrate using the pad oxide film and the nitride film as a mask; (d) 상기 트렌치를 형성한 후 결과물 전면에 제 1 절연막을 형성하는 단계,(d) forming a first insulating film on the entire surface of the resultant after forming the trench, (e) 상기 제 1 절연막이 형성된 결과물을 상기 질화막의 표면이 노출되도록 화학적 기계적 연마 공정으로 평탄화하는 단계,(e) planarizing the resultant product on which the first insulating film is formed by a chemical mechanical polishing process so that the surface of the nitride film is exposed; (f) 상기 평탄화된 질화막을 제거하는 단계,(f) removing the planarized nitride film, (g) 감광막 패턴을 사용하여 상기 트렌치 부분에 채워진 절연막의 소정 부분을 상기 패드 산화막 수준 하부로 식각하여 돌출부 및 홈을 가지는 소자 분리 기능을 하는 제 1 절연막을 형성하는 단계.(g) etching a predetermined portion of the insulating layer filled in the trench portion below the pad oxide layer using a photoresist pattern to form a first insulating layer having a device isolation function having protrusions and grooves. (h) 상기 감광막 패턴을 제거하는 단계,(h) removing the photoresist pattern; (i) 돌출부 및 홈을 가지는 상기 제 1 절연막이 형성된 결과물 전면에 폴리 실리콘층을 형성하는 단계,(i) forming a polysilicon layer on the entire surface of the resultant product in which the first insulating film having protrusions and grooves is formed; (j) 상기 폴리 실리콘층을 적어도 상기 패드 산화막이 제거될때까지 화학적 기계적 연마 공정으로 식각하여 상기 기판의 돌출부, 상기 제 1 절연막의 상기 홈에 채워진 폴리 실리콘층 및 상기 제 1 절연막의 돌출 부를 노출시켜, 상기 제 1 절연막의 소정 부분에 폴리시리콘층이 형성되는 단계,(j) The polysilicon layer is etched by a chemical mechanical polishing process until at least the pad oxide layer is removed, thereby exposing the protrusion of the substrate, the polysilicon layer filled in the groove of the first insulating film, and the protrusion of the first insulating film. Forming a polysilicon layer on a predetermined portion of the first insulating film, (k) 상기 기판의 돌출부 상면 일부에 폴리 실리콘으로 구성된 게이트 전극을 형성하는 단계,(k) forming a gate electrode made of polysilicon on a portion of an upper surface of the protrusion of the substrate, (l) 상기 게이트 전극 양측의 상기 기판의 돌출부에 소오스 영역 및 드레인 영역을 형성하는 단계,(l) forming a source region and a drain region on protrusions of the substrate on both sides of the gate electrode, (m) 상기 게이트 전극의 상면, 상기 노출된 폴리 실리콘층 및 상기 소오스 영역 및 상기 드레인 영역 상면에 고융점 실리사이드층을 형성하는 단계,(m) forming a high melting point silicide layer on an upper surface of the gate electrode, the exposed polysilicon layer, and an upper surface of the source region and the drain region, (n) 고융점 실리사이드층이 형성된 기판 전면에 제 2 절연막을 형성하는 단계,(n) forming a second insulating film over the entire substrate on which the high melting point silicide layer is formed, (o) 상기 제 2 절연막의 소정 부분을 식각하여 상기 기판 상면에 형성된 상기 고융점 실리사이드층을 노출시키는 콘택홀을 형성하는 단계, 및(o) etching a predetermined portion of the second insulating film to form a contact hole exposing the high melting point silicide layer formed on the upper surface of the substrate, and (p) 상기 콘택홀이 형성된 결과물 전면에 금속 물질을 증착하여 배선을 형성하는 단계를 구비하는 반도체 장치의 제조 방법.(p) forming a wiring by depositing a metal material on the entire surface of the resultant product in which the contact hole is formed. 제 1 항에 있어서, 상기 (c) 단계 후 상기 기판의 노출 표면에 열산화막을 형성하는 단계를 실시하고 단계 (d)로 진행하는 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein after the step (c), a step of forming a thermal oxide film on the exposed surface of the substrate is performed, and the step proceeds to step (d). 제 1 항에 있어서, 상기 제 1 절연막은 고밀도 플라즈마 산화막인 반도체 장치의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the first insulating film is a high density plasma oxide film. 제 1 항에 있어서, 상기 (f)단계에서 상기 질화막은 H3PO4로 제거되는 반도체 장치의 제조 방법.The method of claim 1, wherein the nitride film is removed with H 3 PO 4 in step (f). 제 3 항에 있어서, 상기 고밀도 플라즈마 산화막은 BOE(Buffer Oxide Etchant)로 습식 식각되는 반도체 장치의 제조 방법.The method of claim 3, wherein the high density plasma oxide layer is wet etched with a buffer oxide etchant (BOE). 제 1 항에 있어서, 상기 고융점 실리사이드는 티타늄 실리사이드인 반도체 장치의 제조 방법.The method of claim 1, wherein the high melting point silicide is titanium silicide. 제 6 항에 있어서, 상기 (m) 단계는 상기 소오스 영역 및 상기 드레인 영역이 형성된 결과물 전면에 티타늄을 스퍼터링으로 증착하는 단계, 상기 증착 단계후 기판 전면에 대해 급속 열처리 공정을 실시하여 상기 티타늄 실리사이드층을 형성하는 단계, 및 연속적으로 NH4OH + H2O2+ H2O의 수용액으로 상기 급속 열처리 공정 후 잔존하는 티타늄을 제거하는 단계를 구비하는 반도체 장치의 제조 방법.The titanium silicide layer of claim 6, wherein the step (m) comprises depositing titanium on the entire surface of the product on which the source region and the drain region are formed by sputtering, and performing a rapid heat treatment process on the entire surface of the substrate after the deposition step. Forming a step; and subsequently removing titanium remaining after the rapid heat treatment step with an aqueous solution of NH 4 OH + H 2 O 2 + H 2 O. 제 1 항에 있어서, 상기 소오스 영역 및 상기 드레인 영역은 LDD(Lightly Doped Drain) 영역인 반도체 장치의 제조 방법.The method of claim 1, wherein the source region and the drain region are a lightly doped drain (LDD) region.
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