KR100642485B1 - Method of manufacturing a semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims abstract description 79
- 239000002184 metal Substances 0.000 claims abstract description 79
- 238000000034 method Methods 0.000 claims abstract description 76
- 238000005530 etching Methods 0.000 claims abstract description 31
- 239000011229 interlayer Substances 0.000 claims description 37
- 239000003990 capacitor Substances 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 26
- 239000010410 layer Substances 0.000 claims description 20
- 239000004020 conductor Substances 0.000 claims description 12
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 239000005749 Copper compound Substances 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- -1 aluminum compound Chemical class 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 150000001880 copper compounds Chemical class 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 150000003377 silicon compounds Chemical class 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 150000003658 tungsten compounds Chemical class 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 229920005591 polysilicon Polymers 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 5
- 239000000126 substance Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 240000001973 Ficus microcarpa Species 0.000 description 1
- 210000003850 cellular structure Anatomy 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 메모리 지역과 로직 지역이 한 칩 내에 있는 MML(Memory Merged Logic)공정에서 메모리 지역과 로직 지역의 토폴러지 차이에 의해 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각 공정의 어려움을 해결하기 위하여, 로직 지역 및 메모리 지역 중 패턴 밀도가 낮은 부분에서 이후의 메탈 콘택이 형성되는 부분에 메모리 지역의 셀 형성 과정에서 폴리실리콘으로 미리 더미 패턴을 형성하여 메모리 지역과 로직 지역의 토폴러지 차이를 줄여 포토리소그라피 공정과 콘택 식각 공정에서 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법에 관하여 기재된다.The present invention relates to a method for manufacturing a semiconductor device, and includes a photolithography process for forming a metal contact by a topology difference between a memory region and a logic region in a memory merged logic (MML) process in which a memory region and a logic region are in one chip. In order to solve the difficulty of the contact etching process, a dummy pattern is formed of polysilicon in advance in the cell formation process of the memory region in the portion of the logic region and the memory region where the pattern density is low, and then the metal contact is formed. A method of fabricating a semiconductor device capable of reducing process topology differences and securing process margins in a photolithography process and a contact etching process is described.
MML 공정, 메탈 콘택, 더미 패턴MML Process, Metal Contact, Dummy Pattern
Description
도 1a 및 도 1b는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.1A and 1B are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.2A to 2D are cross-sectional views of devices for explaining a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 3은 도 2의 캐패시터 부분을 확대한 상세 단면도.3 is an enlarged detailed cross-sectional view of the capacitor portion of FIG.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 41: 반도체 기판 12, 42: 워드 라인11, 41:
13, 43: 제 1 층간 절연막 14, 44: 비트 라인13, 43: first interlayer
15, 45: 제 2 층간 절연막 16, 46: 캐패시터15, 45: second interlayer
46a: 하부 전극 46b: 유전체막46a:
46c: 상부 전극 47: 절연막 패턴46c: upper electrode 47: insulating film pattern
18, 48: 제 3 층간 절연막 21, 51: 기판용 메탈 콘택18 and 48: third
22, 52: 워드 라인용 메탈 콘택 23, 53: 비트 라인용 메탈 콘택22, 52: Metal contact for
24, 54: 캐패시터용 메탈 콘택24, 54: Metal contact for capacitor
51a 및 51b: 제 1 및 제 2 기판용 메탈 콘택51a and 51b: metal contacts for first and second substrates
52a 및 52b: 제 1 및 제 2 워드 라인용 메탈 콘택52a and 52b: metal contacts for first and second word lines
53a 및 53b: 제 1 및 제 2 비트 라인용 메탈 콘택53a and 53b: metal contacts for first and second bit lines
54a 및 54b: 제 1 및 제 2 캐패시터용 메탈 콘택54a and 54b: metal contacts for first and second capacitors
61: 제 1 더미 콘택 패턴 62: 제 1 더미 패드 패턴61: first dummy contact pattern 62: first dummy pad pattern
63: 제 2 더미 콘택 패턴 64: 제 2 더미 패드 패턴63: second dummy contact pattern 64: second dummy pad pattern
M: 메모리 지역 L: 로직 지역M: memory area L: logic area
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 메모리 지역과 로직 지역이 한 칩 내에 있는 MML(Memory Merged Logic)공정에서 발생되는 메모리 지역과 로직 지역의 토폴로지 차이(topology difference)를 줄여 메탈 콘택(metal contact) 형성을 위한 포토리소그라피(photolithography) 공정 및 콘택 식각 공정의 공정 마진을 확보할 수 있는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to reduce the topology difference between a memory region and a logic region generated in a memory merged logic (MML) process in which a memory region and a logic region are in one chip. The present invention relates to a method of manufacturing a semiconductor device capable of securing a process margin of a photolithography process for forming a metal contact and a contact etching process.
일반적으로, 메모리와 로직이 한 칩 내에 있는 MML 공정에서는 메탈 콘택 공정까지 메모리 지역은 토폴러지(topology)가 계속 쌓이는 데 반해 로직 지역은 소자 분리막과 게이트 부분만 패턴이 형성되어 토폴러지 차이가 심화된다.In general, in the MML process where memory and logic are in one chip, the topology of the memory region continues to accumulate until the metal contact process, whereas the logic region has a pattern of only the device isolation layer and the gate portion, thereby increasing the topology difference. .
도 1a 및 도 1b는 종래 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A and 1B are cross-sectional views of a device for explaining a method of manufacturing a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판(11)에 소자 분리 공정을 통해 소자 분리막(도시 않음)을 형성하여 액티브(active) 영역을 정의한 후, 메모리 지역(M) 및 로직 지역(L) 각각에 워드 라인(12)을 형성한다. 워드 라인(12)을 포함한 전체 구조상에 제 1 층간 절연막(13)을 형성한다. 비트 라인 콘택 마스크 및 비트 라인 마스크 공정을 통해 메모리 지역(M)의 제 1 층간 절연막(13) 일부분에 비트 라인(14)을 형성한다. 비트 라인(14)을 포함한 전체 구조상에 제 2 층간 절연막(15)을 형성한다. 캐패시터 콘택 마스크 및 캐패시터 마스크 공정을 통해 메모리 지역(M)의 제 2 층간 절연막(15) 일부분에 캐패시터(16)를 형성한다. 캐패시터(16)를 포함한 전체 구조상에 제 3 층간 절연막(18)을 형성한다.Referring to FIG. 1A, after forming an isolation layer (not shown) on the
상기에서, 메모리 지역(M)에는 소자 분리막, 워드 라인(12), 비트 라인(14) 및 캐패시터(16)가 형성되는 반면에 로직 지역(L)에는 소자 분리막 및 워드 라인(12)만 형성되기 때문에, 제 3 층간 절연막(18)을 형성한 후의 메모리 지역(M)과 로직 지역(L)은 토폴러지 차이가 심화된다.In the above, the device isolation layer, the
도 1b를 참조하면, 메모리 지역(M)과 로직 지역(L)간의 토폴러지 차이를 줄이기 위하여, 화학적 기계적 연마(cMP) 공정으로 제 3 층간 절연막(18)을 일부 연마하여 표면을 평탄화시키고, 메탈 콘택 공정을 실시하여 기판용 메탈 콘택(21), 워드 라인용 메탈 콘택(22), 비트 라인용 메탈 콘택(23) 및 캐패시터용 메탈 콘택(24)을 형성한다.Referring to FIG. 1B, in order to reduce the topology difference between the memory region M and the logic region L, the third
상기한 종래 방법에서는 토폴러지 차이를 해소하기 위하여 프리메탈 유전체(premetal dielectric; PMd)에 화학적 기계적 연마(cMP) 공정을 적용하고 있으나, 화학적 기계적 연마 공정을 완료한 후에도 메모리 지역(M)과 로직 지역(L) 간의 토폴러지 차이는 여전히 4000 Å 이상이다. 이러한 상태에서 후속 공정인 메탈 콘택 공정을 실시할 경우 토폴러지 차이로 인하여 포토리소그라피 공정 및 콘택 식각 공정의 공정 마진을 확보하기 어려워 메탈 콘택 불량을 유발시킨다. 특히, 메모리 지역(M)이나 로직 지역(L)에서 기판(11)에 형성되는 기판용 메탈 콘택(21)의 깊이는 2 ㎛ 이상 되는 경우가 있어 콘택 식각 공정시 높은 애스펙트 비(aspect ratio) 때문에 메탈 콘택 공정을 더욱 어렵게 한다. In the above-described conventional method, a chemical mechanical polishing (cMP) process is applied to a premetal dielectric (PMd) to solve the topological difference, but the memory region (M) and the logic region after the chemical mechanical polishing process is completed. The topological difference between (L) is still more than 4000 Hz. In this state, when the metal contact process, which is a subsequent process, is difficult to secure process margins of the photolithography process and the contact etching process due to the difference in topology, metal contact defects are caused. In particular, the depth of the
따라서, 본 발명은 메모리 지역과 로직 지역의 토폴로지 차이를 줄여 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각 공정의 공정 마진을 확보할 뿐만 아니라, 콘택 식각 공정시 애스펙트 비를 줄일수 있는 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.Accordingly, the present invention not only secures the process margin of the photolithography process and the contact etching process for forming the metal contact by reducing the difference in topology between the memory area and the logic area, but also manufactures a semiconductor device capable of reducing the aspect ratio during the contact etching process. The purpose is to provide a method.
이러한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 메모리 지역과 로직 지역의 반도체 기판 상에 워드 라인을 형성하는 단계; 전체 구조상에 제 1 층간 절연막을 형성하는 단계; 상기 메모리 지역의 상기 제 1 층간 절연막에 비트 라인을 형성하고, 상기 메모리 지역과 로직 지역의 메탈 콘택이 형성될 위치에 제 1 더미 콘택 패턴 및 제 1 더미 패드 패턴을 형성하는 단계; 전체 구조 상에 제 2 층간 절연막을 형성하는 단계; 상기 메모리 지역의 상기 제 2 층간 절연막에 캐패시터를 형성하고, 상기 메모리 지역과 로직 지역의 메탈 콘택이 형성될 위치에 제 2 더미 콘택 패턴 및 제 2 더미 패드 패턴을 형성하는 단계; 전체 구조상에 제 3 층간 절연막을 형성하는 단계; 및 제 1 산화물 식각 공정, 전도성 물질 식각 공정, 제 2 산화물 식각 공정 순으로 메탈 콘택 공정을 실시하여 기판용 메탈 콘택, 워드 라인용 메탈 콘택, 비트 라인용 메탈 콘택 및 캐패시터용 메탈 콘택을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method including: forming a word line on a semiconductor substrate in a memory area and a logic area; Forming a first interlayer insulating film on the entire structure; Forming a bit line on the first interlayer insulating layer of the memory region, and forming a first dummy contact pattern and a first dummy pad pattern at a position where a metal contact between the memory region and the logic region is to be formed; Forming a second interlayer insulating film on the entire structure; Forming a capacitor on the second interlayer insulating layer of the memory region, and forming a second dummy contact pattern and a second dummy pad pattern at a position where a metal contact between the memory region and the logic region is to be formed; Forming a third interlayer insulating film on the entire structure; And forming a metal contact process for a substrate, a metal contact for a word line, a metal contact for a bit line, and a metal contact for a capacitor by performing a metal contact process in the order of the first oxide etching process, the conductive material etching process, and the second oxide etching process. Characterized in that comprises a.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2A to 2D are cross-sectional views of devices for describing a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(41)에 소자 분리 공정을 통해 소자 분리막(도시 않음)을 형성하여 액티브(active) 영역을 정의한 후, 메모리 지역(M) 및 로직 지역(L) 각각에 워드 라인(42)을 형성한다. 워드 라인(42)을 포함한 전체 구조상에 제 1 층간 절연막(43)을 형성한다. 비트 라인 콘택 마스크 및 비트 라인 마스크 공정을 통해 메모리 지역(M)의 제 1 층간 절연막(43) 일부분에 비트 라인(44)을 형성하고, 동시에 메모리 지역(M) 및 로직 지역(L) 각각에 제 1 더미 콘택 패턴(61) 및 제 1 더미 패드 패턴(62)이 형성된다. 비트 라인(44) 및 더미 패턴(61 및 62)을 포함한 전체 구조상에 제 2 층간 절연막(45)을 형성한다. 캐패시터 콘택 마스크 및 캐패시터 마스크 공정을 통해 메모리 지역(M)의 제 2 층간 절연막(45) 일부분에 캐패시터(46)를 형성하고, 동시에 메모리 지역(M) 및 로직 지역(L) 각각에 제 2 더미 콘택 패턴(63) 및 제 2 더미 패드 패턴(64)이 형성된다. 캐패시터(46) 및 더미 패턴(63 및 64)을 포함한 전체 구조상에 제 3 층간 절연막(18)을 형성한다.Referring to FIG. 2A, after forming an isolation layer (not shown) on the
상기에서, 워드 라인(42), 비트 라인(44) 및 캐패시터(46)는 실리콘, 실리콘 화합물, 텅스텐, 텅스텐 화합물, 알루미늄, 알루미늄 화합물, 구리, 구리 화합물 등 전도성 물질로 형성한다. 제 1, 제 2 및 제 3 층간 절연막(43, 45 및 48)은 산화물 계통의 물질로 형성한다.In the above description, the
제 1 더미 콘택 패턴(61) 및 제 1 더미 패드 패턴(62)은 기판용 메탈 콘택이 형성될 위치에 비트 라인(44)과 동일한 전도성 물질로 형성된다. 제 1 더미 콘택 패턴(61)은 반도체 기판(41)과의 사이에 제 1 층간 절연막(43)이 어느 정도 남겨지도록 형성한다.The first
제 2 더미 콘택 패턴(63) 및 제 2 더미 패드 패턴(64)은 기판용 메탈 콘택이 형성될 위치, 워드 라인용 메탈 콘택이 형성될 위치 및 비트 라인용 메탈 콘택이 형성될 위치 각각에 캐패시터(46)와 동일한 전도성 물질로 형성된다. 기판용 메탈 콘택이 형성될 위치의 제 2 더미 콘택 패턴(63)은 동일 위치의 제 1 더미 패드 패턴(62)과 연결된다. 워드 라인용 메탈 콘택이 형성될 위치의 제 2 더미 콘택 패턴(63)은 워드 라인(42)과의 사이에 층간 절연막(43, 45)이 어느 정도 남기지도록 형성한다. 비트 라인용 메탈 콘택이 형성될 위치의 제 2 더미 패드 패턴(64)은 별도의 더미 콘택 패턴없이 형성하는데, 비트 라인(44)상의 제 2 층간 절연막이 두 꺼울 경우 비트 라인(44)과 연결되지 않는 별도의 더미 콘택 패턴을 형성할 수도 있다.The second
도 2a에 도시된 바와 같이, 본 발명은 비트 라인(44) 및 캐패시터(46) 각각을 형성하는 과정마다 메모리 지역(M)은 물론 로직 지역(L)에도 더미 패턴(61, 62, 63 및 64)를 형성하기 때문에, 제 3 층간 절연막(48)을 형성한 후의 메모리 지역(M)과 로직 지역(L)은 토폴러지 차이가 없이 평탄하다.As shown in FIG. 2A, in the process of forming each of the bit lines 44 and the
도 2b 내지 도 2d를 참조하면, 메탈 콘택 공정을 실시하여 기판용 메탈 콘택(51), 워드 라인용 메탈 콘택(52), 비트 라인용 메탈 콘택(53) 및 캐패시터용 메탈 콘택(54)을 형성하는데, 메탈 콘택 공정은 산화물 식각제를 사용한 제 1 식각 공정, 전도성 물질 식각제를 사용한 제 2 식각 공정, 산화물 식각제를 사용한 제 3 식각 공정 순으로 실시한다.2B to 2D, a metal contact process is performed to form a
상기에서, 산화물 식각제를 사용한 제 1 식각 공정은, 도 2b에 도시된 바와 같이, 제 2 더미 패드 패턴(64)이 노출되는 제 1 기판용 메탈 콘택(51a), 제 1 워드 라인용 메탈 콘택(52a) 및 제 1 비트 라인용 메탈 콘택(53a)과 캐패시터(46)가 노출되는 제 1 캐패시터용 메탈 콘택(54a)이 각각 형성되도록 제 3 층간 절연막(48)의 일부분을 식각한다. 제 1 기판용 메탈 콘택(51a) 및 제 1 워드 라인용 메탈 콘택(52a)은 메모리 지역(M) 및 로직 지역(L) 각각에 형성된다.In the above-described first etching process using an oxide etchant, as illustrated in FIG. 2B, the
전도성 물질 식각제를 사용한 제 2 식각 공정은, 도 2c에 도시된 바와 같이, 각각의 제 1 메탈 콘택(51a, 52a, 53a 및 54a)을 통해 노출되는 전도성 물질 패턴인 더미 패턴(61, 62, 63 및 64)을 제거하여 제 2 기판용 메탈 콘택(51b), 제 2 워 드 라인용 메탈 콘택(52b), 제 2 비트 라인용 메탈 콘택(53b) 및 제 2 캐패시터용 메탈 콘택(54b)이 형성된다. 제 2 기판용 메탈 콘택(51b), 제 2 워드 라인용 메탈 콘택(52b) 및 제 2 비트 라인용 메탈 콘택(53b) 각각의 저면은 제 1 또는/및 제 2 층간 절연막(43 또는/및 45)으로 이루어진다. 한편, 전도성 물질 식각제를 사용한 제 2 식각 공정시 캐패시터(46)가 완전히 관통되는 것을 방지하기 위하여, 기존의 캐패시터 구조와는 다르게 도 3에 도시된 구조로 형성해야 한다. 즉, 하부 전극(46a), 유전체막(46b) 및 상부 전극(46c)으로 구성된 캐패시터(46)에서 하부 전극(46a)과 상부 전극(46c) 사이에 절연막 패턴(47)이 존재하도록 한다. 절연막 패턴(47)은 하부 전극(46a) 형성 공정시에 형성되며, 제 2 식각 공정시 식각 방지막 역할을 한다.The second etching process using the conductive material etchant includes
산화물 식각제를 사용한 제 3 식각 공정은, 도 2d에 도시된 바와 같이, 각각의 제 1 메탈 콘택(51b, 52b 및 53b)을 통해 노출되는 제 1 또는/및 제 2 층간 절연막(43 또는/및 45)을 식각하여 기판용 메탈 콘택(51), 워드 라인용 메탈 콘택(52), 비트 라인용 메탈 콘택(53) 및 캐패시터용 메탈 콘택(54)을 완성한다.The third etching process using the oxide etchant may include the first or / and second
상기한 본 발명은 메모리 지역과 로직 지역이 한 칩 내에 있는 MML 공정에서 발생되는 메모리 지역과 로직 지역의 토폴로지 차이를 줄여 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각 공정의 공정 마진을 확보하는 기술로, 메모리 지역에 셀 구성 요소인 전도성 패턴 형성시 메모리 지역 뿐만 아니라 로직 지역의 패턴 밀도가 낮은 부분에서 이후의 메탈 콘택이 형성될 위치에 더미 패턴을 형성하 고, 이 더미 패턴으로 인하여 메모리 지역과 로직 지역간에 토폴로지 차이가 발생되지 않고, 메탈 콘택 형성을 위한 식각 공정을 산화물 식각, 전도성 물질 식각 및 산화물 식각 순으로 3단계에 걸쳐 실시하므로 각 단계별 애스펙트 비를 줄일 수 있다.The present invention described above is a technique for securing a process margin of a photolithography process and a contact etching process for forming a metal contact by reducing a topology difference between a memory region and a logic region generated in an MML process having a memory region and a logic region in one chip. In addition, when the conductive pattern as a cell component is formed in the memory area, a dummy pattern is formed at the location where the metal contact is to be formed at the low density of the pattern of the logic area as well as the memory area. The topology difference does not occur between regions, and the etching process for forming the metal contact is performed in three steps in the order of oxide etching, conductive material etching, and oxide etching, thereby reducing the aspect ratio for each step.
상술한 바와 같이, 본 발명은 메탈 콘택 형성을 위한 포토리소그라피 공정 및 콘택 식각 공정의 공정 마진을 확보할 수 있을 뿐만 아니라, 표면 평탄화를 위한 화학적 기계적 연마 공정을 생략할 수 있어, 소자의 신뢰성 및 수율을 향상시킬 수 있고, 소자의 고집적화를 실현할 수 있다.As described above, the present invention not only secures the process margins of the photolithography process and the contact etching process for forming the metal contact, but also omits the chemical mechanical polishing process for the planarization of the surface, thereby increasing the reliability and yield of the device. Can be improved and high integration of the device can be realized.
Claims (7)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990064014A KR100642485B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990064014A KR100642485B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010061518A KR20010061518A (en) | 2001-07-07 |
KR100642485B1 true KR100642485B1 (en) | 2006-11-02 |
Family
ID=19631333
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990064014A KR100642485B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100642485B1 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100862870B1 (en) * | 2007-05-10 | 2008-10-09 | 동부일렉트로닉스 주식회사 | A semiconductor device and method for manufacturing the same |
KR102376504B1 (en) | 2015-07-02 | 2022-03-18 | 삼성전자주식회사 | Semiconductor device |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990055792A (en) * | 1997-12-27 | 1999-07-15 | 김영환 | Manufacturing method of semiconductor device |
-
1999
- 1999-12-28 KR KR1019990064014A patent/KR100642485B1/en not_active IP Right Cessation
Patent Citations (1)
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KR19990055792A (en) * | 1997-12-27 | 1999-07-15 | 김영환 | Manufacturing method of semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
KR20010061518A (en) | 2001-07-07 |
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