KR100513364B1

KR100513364B1 - Capacitor Formation Method of Semiconductor Device

Info

Publication number: KR100513364B1
Application number: KR1019980045822A
Authority: KR
Inventors: 황치선; 홍성주
Original assignee: 주식회사 하이닉스반도체
Priority date: 1998-10-29
Filing date: 1998-10-29
Publication date: 2006-04-21
Also published as: KR20000027795A

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 저장전극을 표면적을 증가시키기 위한 삼차원적 저장전극 형성공정시 비트라인의 높은 단차 때문에 후속공정으로 실시되는 식각공정을 용이하게 실시하기가 어렵게 되는 문제점을 해결하기 위하여, 비트라인 형성후 평탄절연막을 형성하고 콘택공정으로 캐패시터 콘택플러그와 접속되는 캐패시터를 형성함으로써 공정을 용이하게 실시할 수 있도록 하는 동시에 공정마진을 향상시킬 수 있어 그에 따른 반도체소자의 고집적화를 가능하게 하며 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and it is difficult to easily perform an etching process performed by a subsequent process due to the high step of the bit line in the process of forming the three-dimensional storage electrode for increasing the surface area of the storage electrode. In order to solve the problem, a flat insulating film is formed after the formation of the bit line, and a capacitor connected to the capacitor contact plug is formed in the contact process, thereby facilitating the process and improving the process margin, thereby increasing the integration of semiconductor devices. It is possible to improve the characteristics and reliability of the semiconductor device.

Description

Capacitor Formation Method of Semiconductor Device

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 평탄화층을 이용하여 비트라인과 소자분리절연막 형성공정을 용이하게 실시할 수 있도록 하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a technology for easily forming a bit line and an isolation layer using a planarization layer.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.As semiconductor devices are highly integrated and cell size is reduced, it is difficult to secure a capacitance that is proportional to the surface area of the storage electrode.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor that occupies a large area on a chip, which is an important factor for high integration of the DRAM device.

그래서, ( εo × εr × A ) / T ( 단, 상기 εo 는 진공유전율, 상기 εr 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.Thus, εo × εr × A) / T (where, εo is the vacuum dielectric constant, εr is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film) of the capacitor C In order to increase, a method of using a material having a high dielectric constant as a dielectric film, forming a thin dielectric film, or increasing the surface area of a storage electrode has been used.

그리고, 상기 저장전극의 표면적을 증가시키기 위하여 삼차원적인 구조를 갖는 저장전극을 형성하였다.In addition, a storage electrode having a three-dimensional structure was formed to increase the surface area of the storage electrode.

이때, 상기 저장전극을 삼차원적으로 형성하기 위하여, 여러가지 방법을 사용하여 있으나 비트라인의 높은 단차 때문에 비트라인 형성후 전체표면상부에 형성되는 식각방지막이 미약하게 된다. 그로인하여, 후속공정을 실시하기 위해서는 고 난이도의 공정이 요구되어 공정마진이나 양산성을 확보하기 어려운 형편이다. In this case, in order to form the storage electrode three-dimensionally, various methods are used, but due to the high level of the bit line, the etch stop layer formed on the entire surface after the bit line is weak. As a result, it is difficult to secure process margins and mass production in order to carry out subsequent processes.

상기한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 비트라인이 갖는 높은 단차로 인하여 후속공정을 어렵게 함으로써 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다. As described above, the method of forming a capacitor of a semiconductor device according to the related art has a problem in that a subsequent step is difficult due to a high step of a bit line, thereby degrading the characteristics and reliability of the semiconductor device and consequently making it difficult to integrate the semiconductor device. .

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인을 형성하고 상기 비트라인과 같은 높이로 평탄화층을 형성한 다음, 후속공정으로 캐패시터를 형성하여 반도체소자의 제조공정을 용이하게 실시할 수 있도록 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. In order to solve the problems of the prior art described above, a bit line is formed, a flattening layer is formed at the same height as the bit line, and a capacitor is formed in a subsequent process to facilitate the manufacturing process of the semiconductor device. It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device.

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, Capacitor forming method of a semiconductor device according to the present invention for achieving the above object,

반도체 기판상에 비트라인 콘택플러그와 캐패시터 콘택플러그가 구비된 하부절연층을 형성하는 공정과, Forming a lower insulating layer having a bit line contact plug and a capacitor contact plug on a semiconductor substrate;

상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하는 공정과,Forming a bit line connected to the bit line contact plug;

전체표면상부에 평탄화절연막을 일정두께 형성하고 이를 평탄화식각하여 상기 비트라인을 노출시키며 상기 비트라인과 평탄한 평탄화절연막을 형성하는 공정과,Forming a planarization insulating film on the entire surface, and planarizing and etching the planarization insulating film to expose the bit line, and to form the planarization insulating film with the bit line;

상기 평탄화막 상에 캐패시터 콘택플러그를 노출시키기 위한 감광막패턴을 형성하는 공정과,Forming a photoresist pattern for exposing a capacitor contact plug on the planarization film;

상기 감광막패턴을 마스크로하여 상기 평탄화절연막을 식각하여 상기 캐패시터 콘택플러그를 노출시키는 공정과,Etching the planarization insulating layer using the photoresist pattern as a mask to expose the capacitor contact plugs;

상기 비트라인 측벽에 절연막 스페이서를 형성하는 공정과,Forming an insulating film spacer on the sidewalls of the bit lines;

상기 캐패시터 콘택플러그에 접속되는 저장전극용 제1도전층을 전체표면상부에 형성하는 공정과,Forming a first conductive layer for a storage electrode connected to the capacitor contact plug on the entire surface thereof;

상기 저장전극용 제1도전층 상부에 희생절연막을 형성하는 공정과,Forming a sacrificial insulating film on the first conductive layer for the storage electrode;

상기 희생절연막을 식각하여 상기 저장전극용 제1도전층을 노출시키되, 저장전극으로 예정된 부분을 노출시키는 공정과,Etching the sacrificial insulating layer to expose the first conductive layer for the storage electrode, and exposing a predetermined portion to the storage electrode;

상기 저장전극용 제1도전층에 접속되는 저장전극용 제2도전층을 전체표면상부에 형성하는 공정과,Forming a second conductive layer for a storage electrode connected to the first conductive layer for the storage electrode on an entire surface thereof;

상기 희생절연막을 식각장벽으로 하여 상기 저장전극용 제2도전층을 평탄화식각하는 공정과,Planarizing etching the second conductive layer for the storage electrode using the sacrificial insulating layer as an etch barrier;

상기 희생절연막을 습식방법으로 제거하는 공정과,Removing the sacrificial insulating film by a wet method;

상기 저장전극용 제1도전층과 제2도전층을 전면식각하여 저장전극용 제1도전층과 제2도전층의 적층구조로 저장전극을 형성하되, 상기 평탄화절연막과 비트라인 상부의 마스크 절연막을 식각장벽으로 하여 실시하는 공정을 포함하는 것을 특징으로한다.The first conductive layer for the storage electrode and the second conductive layer are etched to form a storage electrode in a stacked structure of the first conductive layer and the second conductive layer for the storage electrode, and the planarization insulating layer and the mask insulating film over the bit line are formed. It is characterized by including the step of performing as an etching barrier.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다. 1A to 1H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

먼저, 반도체기판(1) 상부에 제1도전층인 제1다결정실리콘막(2)과 마스크절연막인 제1산화막(3)의 적층구조로 게이트전극을 형성하고, 그 측벽에 제2절연막으로 스페이서(4)를 형성한다. First, a gate electrode is formed on the semiconductor substrate 1 by a lamination structure of a first polycrystalline silicon film 2, which is a first conductive layer, and a first oxide film 3, which is a mask insulating film. (4) is formed.

그리고, 전체표면상부를 평탄화시키는 제3절연막(5)을 형성한다. 이때, 상기 제3절연막(5)은 BPSG 와 같이 유동성이 우수한 절연물질을 사용한다. Then, the third insulating film 5 is formed to planarize the entire upper surface portion. In this case, the third insulating layer 5 uses an insulating material having excellent fluidity, such as BPSG.

그 다음에, 상기 반도체기판(1)의 불순물 접합영역(도시안됨)을 노출시키는 콘택홀을 형성하고 이를 매립하는 제2도전층인 비트라인 콘택플러그(20)와 캐패시터 콘택플러그(6)를 형성한다. (도 1a)Next, a contact hole exposing an impurity junction region (not shown) of the semiconductor substrate 1 is formed, and a bit line contact plug 20 and a capacitor contact plug 6, which are second conductive layers, are formed. do. (FIG. 1A)

그리고, 상기 전체표면상부에 제4절연막(7)을 일정두께 형성하고, 이를 비트라인 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 비트라인 콘택플러그(20)을 노출시키는 콘택홀을 형성한다. A fourth insulating layer 7 is formed on the entire surface, and a contact hole for exposing the bit line contact plug 20 is formed by an etching process using a bit line contact mask (not shown).

그리고, 상기 콘택홀을 통하여 상기 비트라인 콘택플러그(20)에 접속되는 제3도전층인 비트라인(8)을 형성한다. 이때, 상기 비트라인(8) 상부는 제5절연막(9)인 구비되며, 상기 제5절연막(9)은 비트라인을 보호할 수 있는 비트라인 마스크 절연막이라 할 수 있다. (도 1b)A bit line 8, which is a third conductive layer connected to the bit line contact plug 20 through the contact hole, is formed. In this case, an upper portion of the bit line 8 is provided as a fifth insulating layer 9, and the fifth insulating layer 9 may be referred to as a bit line mask insulating layer capable of protecting the bit line. (FIG. 1B)

그 다음에, 전체표면상부에 제6절연막(10)을 형성하고 이를 상기 비트라인과 같은 높이로 평탄화식각한다. 이때, 상기 평탄화식각공정은 CMP 공정을 이용하여 실시한다.Next, a sixth insulating film 10 is formed on the entire surface and flattened to the same height as the bit line. In this case, the planarization etching process is performed using a CMP process.

그리고, 상기 제6절연막(10) 상부에 제1감광막패턴(11)을 형성하되, 상기 캐패시터 콘택플러그(6)을 노출시킬 수 있는 라인 패턴 형태로 형성한다. The first photoresist layer pattern 11 is formed on the sixth insulating layer 10, and is formed in the form of a line pattern that exposes the capacitor contact plug 6.

여기서, 도 1c 의 좌측에 도시된 것은 우측에 도시된 평면도의 ⓐ-ⓐ 절단면을 따라 도시된 단면도이다. (도 1c)Here, shown on the left side of FIG. 1C is a cross-sectional view taken along the line ⓐ-ⓐ of the plan view shown on the right. (FIG. 1C)

그 다음에, 상기 제1감광막패턴(11)을 마스크로하여 상기 제6절연막(10)을 식각한다. 그리고, 상기 제1감광막패턴(11)을 제거하고 상기 제6절연막(10)의 식각 측벽에 제7절연막(12)으로 비트라인 스페이서를 형성한다. Next, the sixth insulating layer 10 is etched using the first photoresist layer pattern 11 as a mask. In addition, the first photoresist layer pattern 11 is removed and a bit line spacer is formed on the etch sidewall of the sixth insulating layer 10 as the seventh insulating layer 12.

여기서, 도 1d 의 좌측에 도시된 것은 우측에 도시된 평면도의 ⓐ-ⓐ 절단면을 따라 도시된 단면도이다. (도 1c)Here, shown on the left side of FIG. 1D is a cross-sectional view taken along the line ⓐ-ⓐ of the plan view shown on the right. (FIG. 1C)

그 다음에, 상기 캐패시터 콘택플러그(6)에 접속되는 제4도전층(13)을 전체표면상부에 형성한다. Next, a fourth conductive layer 13 connected to the capacitor contact plug 6 is formed on the entire surface.

그리고, 상기 제4도전층(13) 상부에 제8절연막인 희생절연막(14)을 형성한다. 이때, 상기 희생절연막(14)은 PSG 와 같은 절연물질로 형성한다. A sacrificial insulating layer 14, which is an eighth insulating layer, is formed on the fourth conductive layer 13. In this case, the sacrificial insulating layer 14 is formed of an insulating material such as PSG.

그 다음에, 상기 제8절연막인 희생절연막(14) 상부에 제2감광막패턴(15)을 형성한다. 이때, 상기 제2감광막패턴(15)은 저장전극마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성되되, 상이 반대인 다시말하면 저장전극이 형성될 부분을 노출시키도록 형성된 것이다. (도 1e)Next, a second photosensitive film pattern 15 is formed on the sacrificial insulating film 14, which is the eighth insulating film. In this case, the second photoresist layer pattern 15 is formed by an exposure and development process using a storage electrode mask (not shown). (FIG. 1E)

그리고, 상기 제2감광막패턴(15)을 마스크로하여 상기 희생절연막(14)을 식각하고 상기 제2감광막패턴(15)을 제거한다. The sacrificial insulating layer 14 is etched using the second photoresist pattern 15 as a mask, and the second photoresist pattern 15 is removed.

그 다음, 상기 제4도전층(13)에 접속되는 제5도전층(16)을 전체표면상부에 형성한다. (도 1f)Next, a fifth conductive layer 16 connected to the fourth conductive layer 13 is formed on the entire surface. (FIG. 1F)

그리고, CMP 공정으로 제5도전층(16)을 평탄화식각하되, 상기 제8절연막(14)을 식각장벽으로 하여 실시한다. The fifth conductive layer 16 is planarized by a CMP process, and the eighth insulating layer 14 is used as an etch barrier.

그 다음에, 상기 제8절연막(14)을 습식방법으로 제거한다. (도 1g)Then, the eighth insulating film 14 is removed by a wet method. (Fig. 1g)

그리고, 상기 제4도전층(13) 및 제5도전층(16)을 일정두께 식각하되, 상기 제4도전층(13)이 패터닝될 수 있도록 마스크없이 제5절연막(9)과 제6절연막(10)을 식각장벽으로 하여 실시하여 제2도전층(6)으로 콘택플러그를 형성하고 그 상부에 제4도전층(13)과 제5도전층(16)의 적층구조를 형성된 저장전극을 형성한다. (도 1h)The fourth conductive layer 13 and the fifth conductive layer 16 are etched to a predetermined thickness, and the fifth insulating layer 9 and the sixth insulating layer without the mask may be patterned so that the fourth conductive layer 13 may be patterned. 10) is used as an etch barrier to form a contact plug with the second conductive layer 6, and to form a storage electrode having a stacked structure of the fourth conductive layer 13 and the fifth conductive layer 16 thereon. . (FIG. 1H)

여기서, 상기 제1,2,3,4,5도전층은 폴리사이드나 다결정실리콘막과 같은 특성을 갖는 물질을 사용하여 실시한다. The first, second, third, fourth, and fifth conductive layers may be formed using a material having properties such as polyside or polycrystalline silicon film.

그리고, 상기 저장전극 형성공정시 다른 삼차원적인 구조로 형성할 수 있으며, 표면에 표면적을 증가시킬 수 있는 다른 구조물, 예를 들어 반구형 도전층과 같은 물질을 증착하여 실시할 수 있다. In addition, the storage electrode forming process may be formed in another three-dimensional structure, and may be carried out by depositing a material such as a hemispherical conductive layer that may increase the surface area on the surface.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 비트라인 형성후 평탄화층을 이용하여 후속공정으로 용이하게 할 수 있도록 함으로써 반도체소자의 특성 및 신뢰성을 향상시키며, 반도체소자의 고집적화에 충분한 정전용량을 확보하여 반도체소자의 고집적화를 가능하게 하는 효과가 있다. As described above, the method for forming a capacitor of a semiconductor device according to the present invention improves the characteristics and reliability of the semiconductor device by increasing the characteristics and reliability of the semiconductor device by enabling the process to be easily performed in a subsequent process using a planarization layer after the bit line is formed. There is an effect of ensuring a sufficient capacitance to enable high integration of the semiconductor device.

도 1a 내지 도 1h 는 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.1A to 1H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

〈도면의 주요주분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1 : 반도체기판 2 : 제1도전층, 게이트전극1 semiconductor substrate 2 first conductive layer, gate electrode

3 : 제1절연막, 게이트 마스크절연막3: first insulating film and gate mask insulating film

4 : 제2절연막, 게이트 스페이서4: second insulating film, gate spacer

5 : 제3절연막, 하부절연층 6 : 비트라인 콘택플러그(제2도전층)5: third insulating film, lower insulating layer 6: bit line contact plug (second conductive layer)

7 : 제4절연막 8 : 제3도전층, 비트라인7: fourth insulating film 8: third conductive layer, bit line

9 : 제5절연막, 비트라인 마스크절연막9: fifth insulating film, bit line mask insulating film

10 : 제6절연막, 평탄화절연막10: sixth insulating film, planarization insulating film

11 : 제1감광막패턴 12 : 제7절연막, 비트라인 스페이서11: first photosensitive film pattern 12: seventh insulating film, bit line spacer

13 : 제3도전층 14 : 제8절연막, 희생절연막13: third conductive layer 14: eighth insulating film, sacrificial insulating film

15 : 제2감광막패턴 16 : 제5도전층15: second photosensitive film pattern 16: the fifth conductive layer

20 : 저장전극 콘택플러그(제2도전층)20: storage electrode contact plug (second conductive layer)

Claims

Forming a lower insulating layer having a bit line contact plug and a capacitor contact plug on a semiconductor substrate;

Forming a bit line connected to the bit line contact plug;

Forming a planarization insulating film on the entire surface, and planarizing and etching the planarization insulating film to expose the bit line, and to form the planarization insulating film with the bit line;

Forming a photoresist pattern for exposing a capacitor contact plug on the planarization film;

Etching the planarization insulating layer using the photoresist pattern as a mask to expose the capacitor contact plugs;

Forming an insulating film spacer on the sidewalls of the bit lines;

Forming a first conductive layer for a storage electrode connected to the capacitor contact plug on the entire surface thereof;

Forming a sacrificial insulating film on the first conductive layer for the storage electrode;

Etching the sacrificial insulating layer to expose the first conductive layer for the storage electrode, and exposing a predetermined portion to the storage electrode;

Forming a second conductive layer for a storage electrode connected to the first conductive layer for the storage electrode on an entire surface thereof;

Planarizing etching the second conductive layer for the storage electrode using the sacrificial insulating layer as an etch barrier;

Removing the sacrificial insulating film by a wet method;

The first conductive layer for the storage electrode and the second conductive layer are etched to form a storage electrode in a stacked structure of the first conductive layer and the second conductive layer for the storage electrode, and the planarization insulating layer and the mask insulating film over the bit line are formed. A method for forming a capacitor of a semiconductor device comprising the step of performing as an etching barrier.

The method of claim 1,

The planarization etching process is a capacitor forming method of a semiconductor device, characterized in that the CMP process.