KR101015141B1 - Capacitor of semiconductor device and method for forming the same - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 캐패시터 및 그 형성 방법에 관한 것이다. 본 발명은 반도체 장치의 캐패시터에 있어서, 스페이서로 측벽이 둘러싸여진 1차하부전극; 및 상기 1차하부전극의 상부에 형성되는 2차하부전극으로 이루어지는 하부전극을 포함한다. 본 발명에 따르면, 1차하부전극의 측벽을 둘러싸는 스페이서에 의해 절연막 제거시 습식 케미컬의 침투에 의한 하부전극 및 층간절연막의 손상을 방지할 수 있다. 따라서, 하부전극의 기울어짐을 방지할 수 있으며, 이를 통해 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 증가시킬 수 있다. 특히, FeRAM 장치의 캐패시터를 형성함에 있어서, 유전특성을 향상시킬 수 있으며, 장치의 특성을 향상시킬 수 있다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor and a method of forming the semiconductor device. According to an aspect of the present invention, there is provided a capacitor of a semiconductor device, comprising: a primary lower electrode surrounded by a spacer; And a lower electrode formed of a secondary lower electrode formed on an upper portion of the primary lower electrode. According to the present invention, it is possible to prevent damage to the lower electrode and the interlayer insulating film due to penetration of the wet chemical when the insulating film is removed by the spacer surrounding the sidewall of the primary lower electrode. Therefore, it is possible to prevent the inclination of the lower electrode, thereby improving the characteristics of the semiconductor device, it is possible to increase the yield of the semiconductor device manufacturing process. In particular, in forming the capacitor of the FeRAM device, the dielectric properties can be improved, and the characteristics of the device can be improved.

캐패시터, 하부전극 Capacitor, bottom electrode

Description

반도체 장치의 캐패시터 및 그 형성 방법{CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}CAPACITY OF SEMICONDUCTOR DEVICE AND FORMING METHOD THEREOF {CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 반도체 장치의 캐패시터 및 그 형성 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor and a method of forming the semiconductor device.

반도체 장치의 집적도 향상에 따른 셀 면적 감소에 의해, 캐패시터의 면적이 점차 감소하고 있다. 따라서, 제한된 면적에서 캐패시터의 적정 용량을 유지하기 위하여 캐패시터의 유효 면적을 증가시키거나, 유전체막의 두께를 감소시키거나, 유전 상수가 큰 유전체막을 사용하는 방안이 고려되고 있다.The area of the capacitor is gradually reduced due to the decrease of the cell area due to the increase in the degree of integration of the semiconductor device. Therefore, in order to maintain an appropriate capacity of the capacitor in a limited area, a method of increasing the effective area of the capacitor, reducing the thickness of the dielectric film, or using a dielectric film having a large dielectric constant is being considered.

종래기술은 캐패시터의 유효 면적을 증가시키기 위하여, 실리더 형의 캐패시터 구조를 적용하였다. 그러나, 반도체 장치의 집적도 향상에 따른 실린더 내부 면적 감소로 인하여, 내부에 유전체막 및 플레이트(plate)를 구비하는 실린더 구조를 형성하는 데에는 한계가 있다. The prior art has applied a capacitor type capacitor structure in order to increase the effective area of the capacitor. However, there is a limit in forming a cylinder structure having a dielectric film and a plate therein due to the reduction in the inner cylinder area due to the increase in the degree of integration of the semiconductor device.

따라서, 종래기술은 필라 형의 캐패시터 구조를 적용하여, 필라의 높이를 증 가시킴으로써 캐패시터의 유효 면적을 증가시키고자 한다. 이하, 도면을 참조하여 종래기술에 따른 필라형 캐패시터의 형성 방법 및 그 문제점을 자세히 살펴본다.Therefore, the prior art is to increase the effective area of the capacitor by increasing the height of the pillar by applying a pillar-type capacitor structure. Hereinafter, a method of forming a pillar capacitor according to the related art and a problem thereof will be described in detail with reference to the accompanying drawings.

도 1a 및 도 1b는 종래기술에 따른 필라형 캐패시터 형성 방법을 설명하기 위한 공정 단면도이다.1A and 1B are cross-sectional views illustrating a method of forming a pillar capacitor according to the related art.

도 1a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판 상에 제1절연막(100)을 형성한 후, 제1절연막(100)을 선택적으로 식각하여 콘택홀을 형성한다. 이어서, 상기 콘택홀에 도전막을 매립하여 콘택 플러그(110)를 형성한다.As shown in FIG. 1A, after forming the first insulating layer 100 on the substrate on which the desired lower structure is formed, the first insulating layer 100 is selectively etched to form contact holes. Subsequently, a contact film 110 is formed by filling a conductive film in the contact hole.

이어서, 콘택 플러그(110)가 형성된 결과물 상에 제2절연막(120)을 형성한후, 제2절연막(120)을 선택적으로 식각하여 콘택 플러그(110)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 상기 트렌치 내에 도전막을 매립하여 캐패시터의 하부전극(130)을 형성한다.Subsequently, after the second insulating layer 120 is formed on the resultant on which the contact plug 110 is formed, the second insulating layer 120 is selectively etched to form a trench for exposing the surface of the contact plug 110. Subsequently, a conductive film is embedded in the trench to form the lower electrode 130 of the capacitor.

도 1b에 도시된 바와 같이, 제2절연막(120)을 제거하여 하부전극(130)을 노출시킨다. 이어서, 본 도면에는 도시되지 않았으나, 제2절연막(120)이 제거된 결과물의 전면에 유전체막 및 상부전극용 도전막을 차례로 형성한다. 이로써, 필라 형의 구조를 갖는 캐패시터가 형성된다.As shown in FIG. 1B, the second insulating layer 120 is removed to expose the lower electrode 130. Subsequently, although not shown in the drawing, a dielectric film and a conductive film for the upper electrode are sequentially formed on the entire surface of the resultant from which the second insulating film 120 is removed. As a result, a capacitor having a pillar-shaped structure is formed.

여기서, 제2절연막(120)의 제거는 습식 식각 공정에 의해 수행되는데, 이 과정에서, 습식 케미컬(wet chemical)이 하부전극(130) 및 콘택 플러그(110)와 제1절연막(100)의 계면으로 침투하게 된다. 이때, 침투된 습식 케미컬은 제1절연막(100), 하부전극(130)의 하단 및 콘택 플러그(110)의 측벽을 손상(도면 부호 "A" 참조)시키며, 이는 하부전극의 기울어짐을 유발하게 된다.Here, the removal of the second insulating layer 120 is performed by a wet etching process. In this process, the wet chemical is an interface between the lower electrode 130, the contact plug 110, and the first insulating layer 100. Penetrates into. At this time, the penetrated wet chemical damages the first insulating layer 100, the lower end of the lower electrode 130, and the sidewall of the contact plug 110 (see reference numeral “A”), which causes the lower electrode to tilt. .

특히, 셀 영역과 주변 회로 영역에 형성된 제2절연막(120)을 동시에 제거하는 경우, 마이크로 로딩 효과(micro loading effect)에 의해 주변 회로 영역에 비해 셀 영역에서의 제2절연막(120) 제거 속도가 더 빠르게 된다. 따라서, 제2절연막(120)이 먼저 제거된 셀 영역에서 제1절연막(100), 하부전극(130)의 하단 및 콘택 플러그(110)의 측벽의 손상이 더욱 심화된다. In particular, when the second insulating layer 120 formed in the cell region and the peripheral circuit region is removed at the same time, the removal rate of the second insulating layer 120 in the cell region is increased by the micro loading effect compared to the peripheral circuit region. Faster. Therefore, damage to the first insulating layer 100, the bottom of the lower electrode 130, and the sidewall of the contact plug 110 is further deepened in the cell region in which the second insulating layer 120 is first removed.

또한, 캐패시터의 유효 면적을 증가시키기 위해 하부전극(130)의 높이를 증가시킬수록 제거해야하는 제2절연막(120)의 두께가 증가하기 때문에, 습식 케미컬에 의한 제1절연막(100), 하부전극(130)의 하단 및 콘택 플러그(110)의 측벽 손상이 더욱 심화된다. In addition, since the thickness of the second insulating layer 120 to be removed increases as the height of the lower electrode 130 increases in order to increase the effective area of the capacitor, the first insulating layer 100 and the lower electrode (by wet chemical) Damage to the bottom of the 130 and sidewalls of the contact plug 110 is further exacerbated.

도 2는 종래기술에 따른 캐패시터 형성 방법에 의해 하부전극이 형성된 반도체 장치의 단면을 나타내는 도면이다. 2 is a cross-sectional view of a semiconductor device in which a lower electrode is formed by a capacitor forming method according to the prior art.

도시된 바와 같이, 습식 공정에 의해 제2절연막을 제거하는 경우, 습식 케미컬의 침투에 의해 제1절연막, 하부전극의 하단 및 콘택 플러그의 측벽이 손상되어 벌크(B)를 형성하며, 이는 하부전극의 기울어짐을 유발하게 된다.As shown, when the second insulating film is removed by a wet process, the first insulating film, the lower end of the lower electrode, and the sidewalls of the contact plug are damaged by the penetration of the wet chemical to form the bulk B, which is the lower electrode. Will cause the tilt.

발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 1차하부전극의 측벽을 둘러싸는 스페이서를 통해, 습식 케미컬 침투에 의한 하부전극, 콘택플러그 및 층간절연막의 손상을 방지하는 반도체 장치의 캐패시터 및 그 형성 방법을 제공하는 것을 목적으로 한다. The present invention has been proposed to solve the above problems, and through the spacer surrounding the side wall of the primary lower electrode, the capacitor of the semiconductor device to prevent damage to the lower electrode, contact plug and interlayer insulating film by wet chemical penetration and It aims at providing the formation method.

본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.Those skilled in the art to which the present invention pertains can readily recognize other objects and advantages of the present invention from the drawings, the description of the invention, and the claims.

이러한 목적을 달성하기 위해 제안된 본 발명은 반도체 장치의 캐패시터에 있어서, 스페이서로 측벽이 둘러싸여진 1차하부전극; 및 상기 1차하부전극의 상부에 형성되는 2차하부전극으로 이루어지는 하부전극을 포함하는 것을 일 특징으로 한다.In order to achieve the above object, the present invention provides a capacitor of a semiconductor device, comprising: a primary lower electrode surrounded by a spacer; And a lower electrode formed of a secondary lower electrode formed on an upper portion of the primary lower electrode.

또한, 본 발명은 캐패시터의 하부전극을 형성하는 방법에 있어서, 기판 상에, 스페이서로 측벽이 둘러싸여진 1차하부전극을 형성하는 단계; 상기 1차하부전극이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계; 상기 제2절연막을 선택적으로 식각하여, 상기 1차하부전극의 표면을 노출시키는 상기 2차하부전극을 위한 트렌치를 형성하는 단계; 및 상기 트렌치에 도전막을 매립하여 상기 1차 하부전극의 상부에 상기 2차하부전극을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.The present invention also provides a method of forming a lower electrode of a capacitor, comprising: forming a primary lower electrode on a substrate, the sidewall of which is surrounded by a spacer; Forming a second insulating film on an entire structure of a resultant product in which the first lower electrode is formed; Selectively etching the second insulating layer to form a trench for the secondary lower electrode exposing a surface of the primary lower electrode; And embedding a conductive film in the trench to form the secondary lower electrode on the primary lower electrode.

본 발명에 따르면, 반도체 장치의 캐패시터를 형성함에 있어서, 스페이서로 측벽이 둘러싸여진 1차하부전극 및 상기 1차하부전극의 사부에 형성되는 2차하부전극으로 이루어지는 하부전극을 형성함으로써, 절연막 제거시 습식 케미컬의 침투에 의한 층간절연막, 하부전극 및 콘택플러그의 손상을 방지할 수 있다. 따라서, 하부전극의 기울어짐을 방지할 수 있으며, 이를 통해 반도체 장치의 특성을 향상시키고, 반도체 장치 제조 공정의 수율을 증가시킬 수 있다. According to the present invention, in forming a capacitor of a semiconductor device, by forming a lower electrode consisting of a primary lower electrode surrounded by sidewalls with a spacer and a secondary lower electrode formed on a four corners of the primary lower electrode, an insulating film is removed. Damage to the interlayer insulating film, the lower electrode and the contact plug due to the penetration of the wet chemical can be prevented. Therefore, it is possible to prevent the inclination of the lower electrode, thereby improving the characteristics of the semiconductor device, it is possible to increase the yield of the semiconductor device manufacturing process.

특히, FeRAM 장치의 캐패시터를 형성함에 있어서, 본 발명을 적용하는 경우, 유전특성을 향상시킬 수 있으며, 장치의 특성을 향상시킬 수 있다.In particular, in forming the capacitor of the FeRAM device, when the present invention is applied, the dielectric properties can be improved, and the characteristics of the device can be improved.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thickness and spacing may be exaggerated for convenience of description. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 형성 방법을 설명하기 위한 공정 단면도이다. 3A to 3D are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to a first embodiment of the present invention.

도 3a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판 상에 층간절연막(300)을 형성한다. 여기서, 기판은 실리콘(Si) 또는 갈륨아세나이드(GaAs)로 이루어지는 것이 바람직하다. As shown in FIG. 3A, an interlayer insulating film 300 is formed on a substrate on which a desired lower structure is formed. Here, the substrate is preferably made of silicon (Si) or gallium arsenide (GaAs).

이어서, 층간절연막(300)을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 도전막을 매립하여 콘택 플러그(310)를 형성한다. 이때, 트렌치에 매립된 도전막을 소정 깊이 리세스한 후, 리세스된 영역에 확산방지막을 형성하는 것이 바람직하다. 여기서, 콘택플러그(310)는 폴리실리콘, 텅스텐 또는 질화티타늄(TiN)으로 이루어지는 것이 바람직하며, 확산방지막은 질화티타늄(TiN)으로 이루어지는 것이 바람직하다. 특히, 폴리실리콘으로 이루어진 콘택플러그(310)의 경우, 폴리실리콘막 상에 티타늄실리사이드막(TiSi2)를 형성한 후, 확산 방지막을 형성하는 것이 더욱 바람직하다.Subsequently, the interlayer insulating layer 300 is selectively etched to form a contact hole, and then a contact plug 310 is formed by filling a conductive film in the contact hole. At this time, it is preferable to form a diffusion barrier film in the recessed region after recessing the conductive film embedded in the trench for a predetermined depth. Here, the contact plug 310 is preferably made of polysilicon, tungsten or titanium nitride (TiN), and the diffusion barrier layer is preferably made of titanium nitride (TiN). In particular, in the case of the contact plug 310 made of polysilicon, after forming the titanium silicide layer (TiSi 2 ) on the polysilicon layer, it is more preferable to form the diffusion barrier layer.

이어서, 콘택 플러그(310)가 형성된 결과물 상에 제1절연막(320)을 형성한다. 여기서, 제1절연막(320)은 질화막 및 산화막의 적층 구조로 이루어지는 것이 바람직하다. 또한, 제1절연막(320)은 후속 제2절연막 제거 과정에서 습식 케미컬(wet chemical)의 침투를 방지할 수 있는 두께로 형성되며, 예를 들어, 3000Å 이하의 두께로 형성되는 것이 바람직하다.Subsequently, a first insulating layer 320 is formed on the resultant on which the contact plug 310 is formed. Here, the first insulating film 320 preferably has a stacked structure of a nitride film and an oxide film. In addition, the first insulating layer 320 is formed to have a thickness that can prevent penetration of wet chemicals in a subsequent process of removing the second insulating layer. For example, the first insulating layer 320 may be formed to have a thickness of 3000 kPa or less.

이어서, 제1절연막(320)을 선택적으로 식각하여 콘택 플러그(310)의 표면을 노출시키는 제1트렌치를 형성한 후, 상기 제1트렌치가 형성된 결과물의 전체 구조 상에 도전막을 형성한다. 여기서, 도전막은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 납(Pd), 하프늄(Hf), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 금(Au) 또는 은(Ag)으로 이루어지거나, 이들의 질화막 또는 산화막으로 이루어지는 것이 바람직하다. Subsequently, the first insulating layer 320 is selectively etched to form a first trench that exposes the surface of the contact plug 310, and then a conductive film is formed on the entire structure of the resultant product in which the first trench is formed. The conductive film may include titanium nitride (TiN), ruthenium (Ru), platinum (Pt), iridium (Ir), rhodium (Rh), lead (Pd), hafnium (Hf), titanium (Ti), tungsten (W), It is preferably made of tantalum (Ta), gold (Au) or silver (Ag), or a nitride film or an oxide film thereof.

또한, 도전막은 원자층증착법(Atomic Layer Deposition;ALD), 플라즈마 강화 원자층증착법(Plasma Enhanced Atomic Layer Deposition;PEALD), 화학기상증착법(Chemical Vapor Deposition;CVD) 또는 사이클릭 화학기상증착법(cyclic Chemical Vapor Deposition;cyclic CVD)에 의해 형성되는 것이 바람직하다.In addition, the conductive film may be formed by atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), chemical vapor deposition (CVD) or cyclic chemical vapor deposition (cyclic chemical vapor deposition). Preferably formed by Deposition; cyclic CVD).

여기서, 사이클릭 화학기상증착법(cyclic Chemical Vapor Deposition;cyclic CVD)은 화학기상증착법에 의해 도전막을 형성한 후, 반응을 중지하고 퍼지 공정을 수행하는 것을 하나의 사이클로 하며, 사이클을 반복 수행함으로써 도전막을 형성할 수 있다. 이를 통해, 스텝 커버리지 등의 특성을 향상시킬 수 있다. 이때, 소정 횟수의 사이클마다 플라즈마 처리를 수행하는 것이 바람직하다. 여기서, 플라즈마 처리는 O2 가스, NH3 가스, N2O 가스, N2H4 가스, Me2N2H2 가스 또는 H2 가스를 이용하거나 이들의 혼합 가스를 이용하여 수행되는 것이 바람직하며, 10 내지 1500W의 전력을 인가하여 수행되는 것이 바람직하다. Here, the cyclic chemical vapor deposition (cyclic chemical vapor deposition) (cyclic CVD) is formed by the chemical vapor deposition method, the reaction is stopped in one cycle to perform the purge process, and the cycle is repeated to form the conductive film Can be formed. Through this, characteristics such as step coverage can be improved. At this time, it is preferable to perform the plasma treatment every predetermined number of cycles. Here, the plasma treatment is preferably performed using O 2 gas, NH 3 gas, N 2 O gas, N 2 H 4 gas, Me 2 N 2 H 2 gas or H 2 gas or a mixture thereof. , It is preferably performed by applying a power of 10 to 1500W.

이어서, 제1절연막(320)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 제1트렌치를 매립하는 1차하부전극(330)을 형성한다. 여기서, 1차하부전극(330)은 3000Å 이하의 높이로 형성되는 것이 바람직하다. Subsequently, the planarization process is performed until the surface of the first insulating layer 320 is exposed, thereby forming the primary lower electrode 330 filling the first trench. Here, the primary lower electrode 330 is preferably formed to a height of 3000 Å or less.

도 3b에 도시된 바와 같이, 제1절연막(320)을 제거하여 1차하부전극(330)을 노출시킨다. 이때, 종래에 비해 제거되는 제1절연막(320)의 두께가 얇기 때문에, 습식 케미컬의 침투에 의한 1차하부전극(330) 및 콘택 플러그(310)의 손상은 발생하지 않는다.As shown in FIG. 3B, the first insulating layer 320 is removed to expose the primary lower electrode 330. At this time, since the thickness of the first insulating layer 320 to be removed is thinner than that of the related art, damage to the primary lower electrode 330 and the contact plug 310 due to the penetration of the wet chemical does not occur.

이어서, 제1절연막(320)이 제거된 결과물의 전면에 스페이서용 질화막을 형성한다. 여기서, 스페이서용 질화막은 실리콘 질화막으로 이루어지는 것이 바람직하다. 이어서, 스페이서용 질화막을 에치백 또는 스페이서 식각하여 1차하부전극(330)의 측벽을 둘러싸는 스페이서(340)를 형성한다. 여기서, 스페이서(340)는 후속 제2절연막 제거 공정에서 습식 케미컬의 침투를 방지하는 보호막으로서의 역할을 하게 된다.Subsequently, a nitride film for spacers is formed on the entire surface of the resultant from which the first insulating film 320 is removed. Here, it is preferable that the nitride film for spacers consists of a silicon nitride film. Subsequently, the spacer nitride layer is etched back or etched to form a spacer 340 surrounding the sidewall of the primary lower electrode 330. Here, the spacer 340 serves as a protective film to prevent the penetration of the wet chemical in the subsequent second insulating film removal process.

도 3c에 도시된 바와 같이, 스페이서(340)가 형성된 결과물의 전체 구조 상에 제2절연막(350)을 형성한다. 여기서, 제2절연막(350)은 산화막으로 이루어지는 것이 바람직하다. 또한, 제2절연막(350)의 두께는 2차하부전극의 높이를 고려하여 결정되는 것이 바람직하며, 30000Å 이하의 높이로 형성되는 것이 더욱 바람직하다.As shown in FIG. 3C, the second insulating layer 350 is formed on the entire structure of the resultant product in which the spacers 340 are formed. Here, the second insulating film 350 is preferably made of an oxide film. In addition, it is preferable that the thickness of the second insulating film 350 is determined in consideration of the height of the secondary lower electrode, and more preferably, the thickness of the second insulating film 350 is 30000 mm or less.

이어서, 제2절연막(350)을 선택적으로 식각하여 1차하부전극(330)의 표면을 노출시키는 제2트렌치를 형성한 후, 상기 제2트렌치가 형성된 결과물의 전체 구조상에 도전막을 형성한다. 여기서, 도전막은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 납(Pd), 하프늄(Hf), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 금(Au) 또는 은(Ag)으로 이루어지거나, 이들의 질화막 또는 산화막으로 이루어지는 것이 바람직하다. Subsequently, the second insulating film 350 is selectively etched to form a second trench that exposes the surface of the primary lower electrode 330, and then a conductive film is formed on the entire structure of the resultant product in which the second trench is formed. The conductive film may include titanium nitride (TiN), ruthenium (Ru), platinum (Pt), iridium (Ir), rhodium (Rh), lead (Pd), hafnium (Hf), titanium (Ti), tungsten (W), It is preferably made of tantalum (Ta), gold (Au) or silver (Ag), or a nitride film or an oxide film thereof.

또한, 도전막은 원자층증착법(Atomic Layer Deposition;ALD), 플라즈마 강화 원자층증착법(Plasma Enhanced Atomic Layer Deposition;PEALD), 화학기상증착법(Chemical Vapor Deposition;CVD) 또는 사이클릭 화학기상증착법(cyclic Chemical Vapor Deposition;cyclic CVD)에 의해 형성되는 것이 바람직하다.In addition, the conductive film may be formed by atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), chemical vapor deposition (CVD) or cyclic chemical vapor deposition (cyclic chemical vapor deposition). Preferably formed by Deposition; cyclic CVD).

이어서, 제2절연막(350)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 제2트렌치를 매립하는 2차하부전극(360)을 형성한다. 이로써, 스페이서(340)로 측벽이 둘러싸여진 1차하부전극(330) 및 1차하부전극(330)의 상부에 형성되는 2차하부전극(360)으로 이루어지는 필라 형의 하부전극(C)이 형성된다.Subsequently, the planarization process is performed until the surface of the second insulating layer 350 is exposed, thereby forming the secondary lower electrode 360 filling the second trench. As a result, a pillar-shaped lower electrode C including the primary lower electrode 330 surrounded by sidewalls of the spacer 340 and the secondary lower electrode 360 formed on the primary lower electrode 330 is formed. do.

도 3d에 도시된 바와 같이, 제2절연막(350)을 제거하여 하부전극(C)을 노출시킨다. 여기서, 제2절연막(350)의 제거 공정은 습식 식각에 의해 수행되며, BOE(Buffer Oxide Etchant)를 이용하여 수행되는 것이 바람직하다. As shown in FIG. 3D, the second insulating layer 350 is removed to expose the lower electrode C. Referring to FIG. The removal process of the second insulating layer 350 may be performed by wet etching, and may be performed using BOE (Buffer Oxide Etchant).

이때, 1차하부전극(330)을 둘러싸는 스페이서(340)에 의해 1차하부전극(330) 및 콘택 플러그(310)와 제1절영막(300)의 계면으로의 습식 케미컬 침투가 방지되므로, 제1절연막(300), 1차하부전극(330)의 하단 및 콘택 플러그(310) 측벽의 손상이 방지되며, 하부전극(C) 기울어짐 등의 문제가 발생하지 않는다.At this time, the wet chemical penetration into the interface between the primary lower electrode 330 and the contact plug 310 and the first saving film 300 is prevented by the spacer 340 surrounding the primary lower electrode 330. Damage to the first insulating layer 300, the lower end of the primary lower electrode 330, and the sidewalls of the contact plug 310 is prevented, and problems such as tilting of the lower electrode C do not occur.

이어서, 제2절연막(350)이 제거된 결과물의 전면에 유전체막(370)을 형성한다. 여기서, 유전체막(370)은 HfO2, Al2O3, Ta2O5, La2O3, Ta2O5, ZrO2, TiO2, STO, BST, BST(BaSrTiO3), SrTiO3, PZT, BLT, SBT 또는 Bi2Ti2O7으로 이루어지거나, 이들의 조합, 적층 구조 또는 합금으로 이루어지는 것이 바람직하다. 또한, 유전체 막(370)은 원자층증착법(Atom Layer Deposition), 스퍼터링(sputtering), 화학기상증착법(Chemical Vapor Deposition;CVD)에 의해 형성되는 것이 바람직하다. 이어서, 캐패시터의 누설 전류를 감소시키기 위하여, 후처리(post treatment) 공정을 수행하는 것이 바람직하다.Subsequently, the dielectric film 370 is formed on the entire surface of the resultant from which the second insulating film 350 is removed. Herein, the dielectric film 370 is formed of HfO 2 , Al 2 O 3 , Ta 2 O 5 , La 2 O 3 , Ta 2 O 5 , ZrO 2 , TiO 2 , STO, BST, BST (BaSrTiO 3 ), SrTiO 3 , It is preferably made of PZT, BLT, SBT or Bi 2 Ti 2 O 7 , or a combination thereof, a laminated structure or an alloy. In addition, the dielectric film 370 is preferably formed by Atom Layer Deposition, Sputtering, or Chemical Vapor Deposition (CVD). Subsequently, in order to reduce the leakage current of the capacitor, it is preferable to perform a post treatment process.

이어서, 유전체막(370)이 형성된 결과물의 전면에 상부전극용 도전막(380)을 형성한다. 여기서, 상부전극용 도전막(380)은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt) 또는 이리듐(Ir)으로 이루어지는 것이 바람직하다. 또한, 하부전극(C) 물질과 상이한 물질로 이루어져도 무방하다.Subsequently, an upper electrode conductive film 380 is formed on the entire surface of the resultant in which the dielectric film 370 is formed. Here, the upper electrode conductive film 380 is preferably made of titanium nitride (TiN), ruthenium (Ru), platinum (Pt), or iridium (Ir). Further, the material may be made of a material different from that of the lower electrode C.

도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 형성 방법을 설명하기 위한 공정 단면도이다.4A to 4C are cross-sectional views illustrating a method of forming a capacitor in a semiconductor device according to a second embodiment of the present invention.

도 4a에 도시된 바와 같이, 요구되는 하부 구조물이 형성된 기판 상에 층간절연막(400)을 형성한다. 여기서, 기판은 실리콘(Si) 또는 갈륨아세나이드(GaAs)로 이루어지는 것이 바람직하다. As shown in FIG. 4A, an interlayer insulating film 400 is formed on a substrate on which a desired lower structure is formed. Here, the substrate is preferably made of silicon (Si) or gallium arsenide (GaAs).

이어서, 층간절연막(400)을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 도전막을 매립하여 콘택 플러그(410)를 형성한다. 이때, 트렌치에 매립된 도전막을 소정 깊이 리세스한 후, 리세스된 영역에 확산방지막을 형성하는 것이 바람직하다. 여기서, 콘택플러그(410)는 폴리실리콘, 텅스텐 또는 질화티타늄(TiN)으로 이루어지는 것이 바람직하며, 확산방지막은 질화티타늄(TiN)으로 이루어지는 것이 바람직하다. 특히, 폴리실리콘으로 이루어진 콘택플러그(310)의 경우, 폴리실리 콘막 상에 티타늄실리사이드막(TiSi2)를 형성한 후, 확산 방지막을 형성하는 것이 더욱 바람직하다.Subsequently, the interlayer insulating layer 400 is selectively etched to form a contact hole, and then a contact plug 410 is formed by filling a conductive film in the contact hole. At this time, it is preferable to form a diffusion barrier film in the recessed region after recessing the conductive film embedded in the trench for a predetermined depth. Here, the contact plug 410 is preferably made of polysilicon, tungsten or titanium nitride (TiN), and the diffusion barrier layer is preferably made of titanium nitride (TiN). In particular, in the case of the contact plug 310 made of polysilicon, after forming the titanium silicide layer (TiSi 2 ) on the polysilicon layer, it is more preferable to form the diffusion barrier layer.

이어서, 콘택 플러그(410)가 형성된 결과물 상에 제1절연막(420)을 형성한다. 여기서, 제1절연막(420)은 질화막 및 산화막의 적층 구조로 이루어지는 것이 바람직하다. 또한, 제1절연막(420)은 후속 제2절연막 제거 과정에서 습식 케미컬(wet chemical)의 침투를 방지할 수 있는 두께로 형성되며, 예를 들어, 3000Å 이하의 두께로 형성되는 것이 바람직하다.Subsequently, a first insulating layer 420 is formed on the resultant on which the contact plug 410 is formed. Here, the first insulating film 420 preferably has a laminated structure of a nitride film and an oxide film. In addition, the first insulating layer 420 is formed to a thickness that can prevent the penetration of wet chemicals in a subsequent process of removing the second insulating layer, for example, it is preferably formed to a thickness of less than 3000 kPa.

이어서, 제1절연막(420)을 선택적으로 식각하여 콘택 플러그(410)의 표면을 노출시키는 제1트렌치를 형성한 후, 제1트렌치가 형성된 결과물의 전면에 스페이서용 질화막을 형성한다. 여기서, 스페이서용 질화막은 실리콘 질화막으로 이루어지는 것이 바람직하다. 이어서, 스페이서용 질화막을 에치백 또는 스페이서 식각하여 제1트렌치의 내벽을 둘러싸는 스페이서(430)를 형성한다. 여기서, 스페이서(430)는 후속 제2절연막 제거 공정에서 습식 케미컬의 침투를 방지하는 보호막으로서의 역할을 하게 된다.Subsequently, the first insulating layer 420 is selectively etched to form a first trench that exposes the surface of the contact plug 410, and then a nitride nitride film for spacers is formed on the entire surface of the resultant formed first trench. Here, it is preferable that the nitride film for spacers consists of a silicon nitride film. Subsequently, the spacer nitride layer is etched back or the spacer is etched to form a spacer 430 surrounding the inner wall of the first trench. Here, the spacer 430 serves as a protective film to prevent the penetration of the wet chemical in the subsequent second insulating film removal process.

이어서, 스페이서(430)가 형성된 결과물의 전체 구조상에 도전막을 형성한다. 여기서, 도전막은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 납(Pd), 하프늄(Hf), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 금(Au) 또는 은(Ag)으로 이루어지거나, 이들의 질화막 또는 산화막으로 이루어지는 것이 바람직하다. Subsequently, a conductive film is formed on the entire structure of the resultant product in which the spacers 430 are formed. The conductive film may include titanium nitride (TiN), ruthenium (Ru), platinum (Pt), iridium (Ir), rhodium (Rh), lead (Pd), hafnium (Hf), titanium (Ti), tungsten (W), It is preferably made of tantalum (Ta), gold (Au) or silver (Ag), or a nitride film or an oxide film thereof.

또한, 도전막은 원자층증착법(Atomic Layer Deposition;ALD), 플라즈마 강화 원자층증착법(Plasma Enhanced Atomic Layer Deposition;PEALD), 화학기상증착법(Chemical Vapor Deposition;CVD) 또는 사이클릭 화학기상증착법(cyclic Chemical Vapor Deposition;cyclic CVD)에 의해 형성되는 것이 바람직하다.In addition, the conductive film may be formed by atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), chemical vapor deposition (CVD) or cyclic chemical vapor deposition (cyclic chemical vapor deposition). Preferably formed by Deposition; cyclic CVD).

이어서, 제1절연막(420)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 제1트렌치를 매립하는 1차하부전극(440)을 형성한다. 여기서, 1차하부전극(440)은 3000Å 이하의 높이로 형성되는 것이 바람직하다. Subsequently, the planarization process is performed until the surface of the first insulating layer 420 is exposed, thereby forming the primary lower electrode 440 filling the first trench. Here, the primary lower electrode 440 is preferably formed to a height of 3000 Å or less.

도 4b에 도시된 바와 같이, 1차하부전극(440)이 형성된 결과물 상에 제2절연막(450)을 형성한다. 여기서, 제2절연막(450)은 산화막으로 이루어지는 것이 바람직하다. 또한, 제2절연막(450)의 두께는 2차하부전극의 높이를 고려하여 결정되는 것이 바람직하며, 30000Å 이하의 두께로 형성되는 것이 더욱 바람직하다.As shown in FIG. 4B, the second insulating layer 450 is formed on the resultant formed with the primary lower electrode 440. Here, the second insulating film 450 is preferably made of an oxide film. In addition, the thickness of the second insulating layer 450 is preferably determined in consideration of the height of the secondary lower electrode, and more preferably, is formed to a thickness of 30000 GPa or less.

이어서, 제2절연막(450)을 선택적으로 식각하여 1차하부전극(440)의 표면을 노출시키는 제2트렌치를 형성한 후, 상기 제2트렌치가 형성된 결과물의 전체 구조상에 도전막을 형성한다. 여기서, 도전막은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 로듐(Rh), 납(Pd), 하프늄(Hf), 티타늄(Ti), 텅스텐(W), 탄탈륨(Ta), 금(Au) 또는 은(Ag)으로 이루어지거나, 이들의 질화막 또는 산화막으로 이루어지는 것이 바람직하다. Subsequently, the second insulating layer 450 is selectively etched to form a second trench exposing the surface of the primary lower electrode 440, and then a conductive film is formed on the entire structure of the resultant product having the second trench formed thereon. The conductive film may include titanium nitride (TiN), ruthenium (Ru), platinum (Pt), iridium (Ir), rhodium (Rh), lead (Pd), hafnium (Hf), titanium (Ti), tungsten (W), It is preferably made of tantalum (Ta), gold (Au) or silver (Ag), or a nitride film or an oxide film thereof.

또한, 도전막은 원자층증착법(Atomic Layer Deposition;ALD), 플라즈마 강화 원자층증착법(Plasma Enhanced Atomic Layer Deposition;PEALD), 화학기상증착법(Chemical Vapor Deposition;CVD) 또는 사이클릭 화학기상증착법(cyclic Chemical Vapor Deposition;cyclic CVD)에 의해 형성되는 것이 바람직하다.In addition, the conductive film may be formed by atomic layer deposition (ALD), plasma enhanced atomic layer deposition (PEALD), chemical vapor deposition (CVD) or cyclic chemical vapor deposition (cyclic chemical vapor deposition). Preferably formed by Deposition; cyclic CVD).

이어서, 제2절연막(450)의 표면이 노출될 때까지 평탄화 공정을 수행함으로써, 제2트렌치를 매립하는 2차하부전극(440)을 형성한다. 이로써, 스페이서(430)로 측벽이 둘러싸여진 1차하부전극(440) 및 1차하부전극(440)의 상부에 형성되는 2차하부전극(460)으로 이루어지는 필라 형의 하부전극(C)이 형성된다.Subsequently, the planarization process is performed until the surface of the second insulating layer 450 is exposed, thereby forming the secondary lower electrode 440 filling the second trench. As a result, a pillar-shaped lower electrode C including the primary lower electrode 440 surrounded by the spacer 430 and the secondary lower electrode 460 formed on the primary lower electrode 440 is formed. do.

도 4c에 도시된 바와 같이, 제2절연막(450)을 제거하여 하부전극(C)을 노출시킨다. 여기서, 제2절연막(450)의 제거 공정은 습식 식각에 의해 수행되며, BOE(Buffer Oxide Etchant)를 이용하여 수행되는 것이 바람직하다.As shown in FIG. 4C, the second insulating layer 450 is removed to expose the lower electrode C. Referring to FIG. The removal process of the second insulating layer 450 may be performed by wet etching, and may be performed using BOE (Buffer Oxide Etchant).

이때, 스페이서(430)에 의해 1차하부전극(440) 및 콘택 플러그(410)와 제1절연막(400)의 계면으로의 습식 케미컬 침투가 방지되므로, 제1절연막(400), 1차하부전극(440) 및 콘택 플러그(410)의 손상이 방지되며, 하부전극(C) 기울어짐 등의 문제가 발생하지 않는다.At this time, since the wet chemical penetration into the interface between the primary lower electrode 440, the contact plug 410, and the first insulating layer 400 is prevented by the spacer 430, the first insulating layer 400 and the primary lower electrode are prevented. Damage to the 440 and the contact plug 410 is prevented, and problems such as tilting of the lower electrode C do not occur.

이어서, 제2절연막(450)이 제거된 결과물의 전면에 유전체막(470)을 형성한다. 여기서, 유전체막(470)은 HfO2, Al2O3, Ta2O5, La2O3, Ta2O5, ZrO2, TiO2, STO, BST, BST(BaSrTiO3), SrTiO3, PZT, BLT, SBT 또는 Bi2Ti2O7으로 이루어지거나, 이들의 조합, 적층 구조 또는 합금으로 이루어지는 것이 바람직하다. 또한, 유전체막(470)은 원자층증착법(Atom Layer Deposition), 스퍼터링(sputtering), 화학기상증착법(Chemical Vapor Deposition;CVD)에 의해 형성되는 것이 바람직하다. 이어서, 캐패시터의 누설 전류를 감소시키기 위하여, 후처리(post treatment) 공정을 수행하는 것이 바람직하다.Subsequently, a dielectric film 470 is formed on the entire surface of the resultant product from which the second insulating film 450 is removed. Here, the dielectric film 470 may be formed of HfO 2 , Al 2 O 3 , Ta 2 O 5 , La 2 O 3 , Ta 2 O 5 , ZrO 2 , TiO 2 , STO, BST, BST (BaSrTiO 3 ), SrTiO 3 , It is preferably made of PZT, BLT, SBT or Bi 2 Ti 2 O 7 , or a combination thereof, a laminated structure or an alloy. In addition, the dielectric film 470 is preferably formed by Atom Layer Deposition, Sputtering, or Chemical Vapor Deposition (CVD). Subsequently, in order to reduce the leakage current of the capacitor, it is preferable to perform a post treatment process.

이어서, 유전체막(370)이 형성된 결과물의 전면에 상부전극용 도전막(480)을 형성한다. 여기서, 상부전극용 도전막(380)은 질화티타늄(TiN), 루테늄(Ru), 백금(Pt) 또는 이리듐(Ir)으로 이루어지는 것이 바람직하다. 또한, 하부전극(C) 물질과 상이한 물질로 이루어져도 무방하다.Subsequently, an upper electrode conductive film 480 is formed on the entire surface of the resultant in which the dielectric film 370 is formed. Here, the upper electrode conductive film 380 is preferably made of titanium nitride (TiN), ruthenium (Ru), platinum (Pt), or iridium (Ir). Further, the material may be made of a material different from that of the lower electrode C.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 캐패시터 형성 방법을 설명하기 위한 공정 단면도.1A and 1B are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.

도 2는 종래기술에 따른 캐패시터 형성 방법에 의해 하부전극이 형성된 반도체 장치의 단면도.2 is a cross-sectional view of a semiconductor device in which a lower electrode is formed by a capacitor forming method according to the prior art.

도 3a 내지 도 3d는 본 발명의 제1실시예에 따른 반도체 장치의 캐패시터 형성 방법을 설명하기 위한 공정 단면도.3A to 3D are cross-sectional views illustrating a method of forming a capacitor in a semiconductor device according to the first embodiment of the present invention.

도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 장치의 캐패시터 형성 방법을 설명하기 위한 공정 단면도.4A to 4C are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device in accordance with a second embodiment of the present invention.

[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]

300: 층간절연막, 310: 콘택플러그, 320: 제1절연막, 330: 1차하부전극, 340: 스페이서, 350: 제2절연막, 360: 2차하부전극, 370: 유전체막, 380: 상부전극용 도전막, 400: 층간절연막, 410: 콘택플러그, 420: 제1절연막, 430:스페이서, 440: 1차하부전극, 450: 제2절연막, 460: 2차하부전극, 470: 유전체막, 480: 상부전극용 도전막300: interlayer insulating film, 310: contact plug, 320: first insulating film, 330: primary lower electrode, 340: spacer, 350: second insulating film, 360: secondary lower electrode, 370: dielectric film, 380: upper electrode Conductive film, 400: interlayer insulating film, 410: contact plug, 420: first insulating film, 430: spacer, 440: first lower electrode, 450: second insulating film, 460: second lower electrode, 470: dielectric film, 480: Upper electrode conductive film

Claims (16)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 층간절연막을 관통하는 콘택플러그가 형성된 기판을 제공하는 단계;Providing a substrate having a contact plug penetrating the interlayer insulating film; 상기 콘택플러그 상에 스페이서로 측벽이 둘러싸여진 1차하부전극을 형성하는 단계;Forming a primary lower electrode having sidewalls surrounded by spacers on the contact plug; 상기 1차하부전극이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계;Forming a second insulating film on an entire structure of a resultant product in which the first lower electrode is formed; 상기 제2절연막을 선택적으로 식각하여, 상기 1차하부전극의 표면을 노출시키는 2차하부전극을 위한 트렌치를 형성하는 단계; Selectively etching the second insulating layer to form a trench for a secondary lower electrode exposing a surface of the primary lower electrode; 상기 트렌치에 도전막을 매립하여 상기 1차하부전극의 상부에 상기 2차하부전극을 형성하는 단계; 및Filling the trench with the conductive film to form the secondary lower electrode on the upper lower electrode; And 상기 층간절연막이 노출되도록 상기 제2절연막을 제거하는 단계Removing the second insulating film to expose the interlayer insulating film 를 포함하는 반도체 장치의 캐패시터 형성 방법.Capacitor forming method of a semiconductor device comprising a. 제 6 항에 있어서,The method of claim 6, 상기 스페이서는,The spacer, 질화막으로 이루어지는Made of nitride film 반도체 장치의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device. 제 6 항에 있어서,The method of claim 6, 상기 1차하부전극 형성 단계는,The primary lower electrode forming step, 상기 기판상에 제1절연막을 형성하는 단계;Forming a first insulating film on the substrate; 상기 제1절연막을 선택적으로 식각하여 1차하부전극을 위한 트렌치를 형성하는 단계;Selectively etching the first insulating layer to form a trench for a primary lower electrode; 상기 1차하부전극을 위한 트렌치에 도전막을 매립하여 상기 1차하부전극을 형성하는 단계;Embedding a conductive film in a trench for the primary lower electrode to form the primary lower electrode; 상기 제1절연막을 제거하여 상기 1차하부전극을 노출시키는 단계; 및Removing the first insulating layer to expose the primary lower electrode; And 상기 노출된 1차하부전극의 측벽에 스페이서를 형성하는 단계;Forming a spacer on sidewalls of the exposed primary lower electrodes; 를 포함하는 반도체 장치의 캐패시터 형성 방법.Capacitor forming method of a semiconductor device comprising a. 제 8 항에 있어서,The method of claim 8, 상기 스페이서 형성 단계는,The spacer forming step, 상기 1차하부전극이 노출된 결과물의 전면에 스페이서용 절연막을 형성하는 단계; 및Forming an insulating film for a spacer on the entire surface of the resultant exposed first lower electrode; And 상기 스페이서용 절연막을 스페이서 식각하여 상기 스페이서를 형성하는 단계Etching the spacer insulating film to form the spacer 를 포함하는 반도체 장치의 캐패시터 형성 방법.Capacitor forming method of a semiconductor device comprising a. 층간절연막을 관통하는 콘택플러그가 형성된 기판을 제공하는 단계;Providing a substrate having a contact plug penetrating the interlayer insulating film; 상기 기판 상에 제1절연막을 형성하는 단계;Forming a first insulating film on the substrate; 상기 제1절연막을 선택적으로 식각하여 상기 콘택플러그가 노출된 1차하부전극을 위한 트렌치를 형성하는 단계;Selectively etching the first insulating layer to form a trench for the first lower electrode to which the contact plug is exposed; 상기 1차하부전극을 위한 트렌치의 내벽에 스페이서를 형성하는 단계; Forming a spacer on an inner wall of the trench for the primary lower electrode; 상기 스페이서가 형성된 트렌치에 도전막을 매립하여 1차하부전극을 형성하는 단계;Filling a conductive film in the trench in which the spacer is formed to form a primary lower electrode; 상기 1차하부전극이 형성된 결과물의 전체 구조상에 제2절연막을 형성하는 단계;Forming a second insulating film on an entire structure of a resultant product in which the first lower electrode is formed; 상기 제2절연막을 선택적으로 식각하여, 상기 1차하부전극의 표면을 노출시키는 2차하부전극을 위한 트렌치를 형성하는 단계; Selectively etching the second insulating layer to form a trench for a secondary lower electrode exposing a surface of the primary lower electrode; 상기 2차하부전극을 위한 트렌치에 도전막을 매립하여 상기 1차하부전극의 상부에 상기 2차하부전극을 형성하는 단계; 및Embedding a conductive film in the trench for the secondary lower electrode to form the secondary lower electrode on the upper lower electrode; And 상기 층간절연막이 노출되도록 상기 제2절연막 및 제1절연막을 제거하는 단계를 포함하는 Removing the second insulating film and the first insulating film so that the interlayer insulating film is exposed. 반도체 장치의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device. 제 10 항에 있어서,The method of claim 10, 상기 스페이서 형성 단계는,The spacer forming step, 상기 1차하부전극을 위한 트렌치가 형성된 결과물의 전면에 스페이서용 절연막을 형성하는 단계; 및Forming an insulating film for a spacer on the entire surface of the resultant trench formed with the trench for the first lower electrode; And 상기 스페이서용 절연막을 스페이서 식각하여 상기 스페이서를 형성하는 단계Etching the spacer insulating film to form the spacer 를 포함하는 반도체 장치의 캐패시터 형성 방법.Capacitor forming method of a semiconductor device comprising a. 삭제delete 제 8 항 또는 제10항에 있어서,The method of claim 8 or 10, 상기 제1절연막 및 상기 제2절연막 제거는,To remove the first insulating film and the second insulating film, 습식 식각 공정에 의해 수행되는Performed by a wet etching process 반도체 장치의 캐패시터 형성 방법.A method for forming a capacitor of a semiconductor device. 삭제delete 삭제delete 삭제delete
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KR100582352B1 (en) * 2004-06-30 2006-05-22 주식회사 하이닉스반도체 Method for fabricating capacitor in semiconductor device

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