KR100677769B1 - Capacitor and method for fabricating the same - Google Patents

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Abstract

본 발명은 TiN과 같은 금속막을 하부전극으로 사용할 때 고유전체막 공정시 하부전극과 고유전체막간 계면에서 하부전극이 산화되는 것을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 하부전극(ALD-TiN)을 형성하는 단계, 상기 하부전극 상에 산화저항막(ALD-TiAlN)을 형성하는 단계, 상기 산화저항막 상에 고유전체막을 형성하는 단계, 및 상기 고유전체막 상에 상부전극을 형성하는 단계를 포함하고, 이와 같이 본 발명은 하부전극과 고유전체막 사이에 산화저항특성이 우수하고 열적으로 안정한 TiAlN을 형성하므로써, 후속 고유전체막 공정시 산화제로 인한 하부전극 표면의 산화를 방지하여 누설전류특성을 향상시킬 수 있는 효과가 있다.
The present invention is to provide a capacitor and a method of manufacturing the same that can prevent the lower electrode from being oxidized at the interface between the lower electrode and the high dielectric film during the high-k dielectric film process when using a metal film such as TiN as the lower electrode, A method of manufacturing a capacitor includes forming a lower electrode (ALD-TiN), forming an oxide resistive film (ALD-TiAlN) on the lower electrode, forming a high dielectric film on the oxide resistive film, and Forming an upper electrode on the high dielectric film, and thus, the present invention forms a thermally stable TiAlN having excellent oxidation resistance between the lower electrode and the high dielectric film, thereby forming an oxidant in the subsequent high dielectric film process. It is possible to prevent leakage of the lower electrode surface due to the improved leakage current characteristics.

캐패시터, TiN, TiAlN, ALD, 산화저항막, 산화, 고유전체막Capacitor, TiN, TiAlN, ALD, Oxidation Resistance Film, Oxidation, High Dielectric Film

Description

캐패시터 및 그 제조 방법{CAPACITOR AND METHOD FOR FABRICATING THE SAME} Capacitor and Manufacturing Method Thereof {CAPACITOR AND METHOD FOR FABRICATING THE SAME}             

도 1은 종래기술에 따른 MIM 구조의 캐패시터를 도시한 구조 단면도,1 is a structural cross-sectional view showing a capacitor of the MIM structure according to the prior art,

도 2는 본 발명의 제1실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면,2 is a diagram illustrating a structure of a MIM capacitor having a stack structure according to a first embodiment of the present invention;

도 3은 TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도면,3 is a diagram illustrating an atomic layer deposition mechanism of TiAlN / TiN;

도 4는 본 발명의 제2실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면,4 is a diagram illustrating a structure of a MIM capacitor having a stack structure according to a second embodiment of the present invention;

도 5는 TiN/TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도면,5 is a view showing an atomic layer deposition mechanism of TiN / TiAlN / TiN,

도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 실린더 구조의 MIM 캐패시터의 제조 방법을 도시한 공정 단면도.
6A to 6E are cross-sectional views illustrating a method of manufacturing a MIM capacitor having a cylinder structure according to a third embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 하부전극 22 : 산화저항막21: lower electrode 22: oxidation resistance film

23 : 고유전체막 24 : 상부전극
23: high dielectric film 24: upper electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터 및 그 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor manufacturing technology, and more particularly, to a capacitor and a method of manufacturing the same.

반도체 소자의 최소 선폭이 감소하고 집적도가 증가하면서 캐패시터가 형성되는 면적도 점차 좁아져 가고 있다. 이렇듯 캐패시터가 형성되는 면적이 좁아지더라도 셀내 캐패시터는 셀당 최소한 요구하는 대략 25pF 이상의 캐패시턴스를 확보하여야 한다. 이와 같이 좁은 면적 상에 높은 캐패시턴스를 가지는 캐패시터를 형성하기 위해, 실리콘산화막(ε=3.8), 질화막(ε=7)을 대체하여 Ta2O5, Al2O 3 또는 HfO2와 같은 높은 유전율을 가지는 고유전체막을 유전체막으로 이용하는 방법, 스토리지노드를 실린더(cylinder)형, 콘케이브(concave)형 등으로 입체화하거나 스토리지노드표면에 MPS(Meta stable-Poly Silicon)를 성장시켜 스토리지노드의 유효 표면적을 1.7∼2배 정도 증가시키는 방법, 하부전극과 상부전극을 금속물질(Metal Insulator Metal; MIM)로 형성하는 방법 등이 제안되었다.As the minimum line width of semiconductor devices decreases and the degree of integration increases, the area in which capacitors are formed is gradually narrowing. Even if the area in which the capacitor is formed is narrowed, the capacitor in the cell must secure a capacitance of at least about 25pF required per cell. In order to form a capacitor having a high capacitance on such a small area, a high dielectric constant such as Ta 2 O 5 , Al 2 O 3, or HfO 2 is substituted for the silicon oxide film (ε = 3.8) and the nitride film (ε = 7). Method of using a high-k dielectric layer as a dielectric layer, or stereoscopically storing a storage node into a cylinder type or a concave type, or growing an MPS (meta stable-poly silicon) on the storage node surface to increase the effective surface area of the storage node. A method of increasing 1.7 to 2 times, a method of forming the lower electrode and the upper electrode with a metal insulator metal (MIM), and the like have been proposed.

최근에는 하부전극과 상부전극을 금속물질로 형성하고, 유전체막을 고유전체막으로 형성하는 MIM 구조의 캐패시터에 대한 연구가 진행되고 있다.Recently, research has been conducted on a capacitor having a MIM structure in which a lower electrode and an upper electrode are formed of a metal material, and a dielectric film is formed of a high dielectric film.

도 1은 종래기술에 따른 MIM 구조의 캐패시터를 도시한 구조 단면도이다.1 is a structural cross-sectional view showing a capacitor of the MIM structure according to the prior art.

도 1을 참조하면, 종래기술에 따른 캐패시터는 TiN으로 형성된 하부전극(11), 하부전극(11) 상의 고유전체막(12), 고유전체막(12) 상의 TiN으로 형성된 상 부전극(13)을 포함한다.Referring to FIG. 1, a capacitor according to the related art includes a lower electrode 11 formed of TiN, a high dielectric film 12 on the lower electrode 11, and an upper electrode 13 formed of TiN on the high dielectric film 12. It includes.

도 1과 같은 종래기술은, 하부전극(11)과 상부전극(13)으로 사용되는 TiN은 스텝커버리지(Step coverage) 특성이 우수한 원자층증착(Atomic Layer Deposition; ALD) 방식을 이용하여 증착하고 있다. 예를 들어, TiN의 원자층증착 공정시, 소스가스는 TiCl4와 NH3 가스를 이용한다.In the prior art as shown in FIG. 1, TiN, which is used as the lower electrode 11 and the upper electrode 13, is deposited using an atomic layer deposition (ALD) method having excellent step coverage characteristics. . For example, in the atomic layer deposition process of TiN, the source gas uses TiCl 4 and NH 3 gas.

그리고, 고유전체막(12)은 Ta2O5, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성한다.The high dielectric film 12 is formed of a dielectric film having a high dielectric constant selected from Ta 2 O 5 , Al 2 O 3, or HfO 2 .

그러나, 종래기술은 고유전체막(12) 형성시 필수적으로 도입되는 산화제(Oxidant), 예를 들면 O3에 의해 하부전극(11)으로 사용된 TiN이 산화되는 문제가 있다. 즉, TiN이 산화되어 하부전극(11)과 고유전체막(12) 계면에 TiOx(14)와 같은 기생산화물이 형성된다.However, the related art has a problem in that TiN used as the lower electrode 11 is oxidized by an oxidant, for example, O 3 , which is essentially introduced when the high-k dielectric layer 12 is formed. That is, TiN is oxidized to form a parasitic oxide such as TiO x 14 at the interface between the lower electrode 11 and the high dielectric film 12.

위와 같은 기생산화물인 TiOx(14)는 전도성(conductive)을 갖는 것으로, 캐패시터의 누설전류특성의 열화를 일으키는 원인이 되며, 이에 따라 캐패시터의 고유전특성을 저하시키며 결국에는 캐패시터의 신뢰성을 저하시킨다.The above parasitic oxide TiO x (14) is conductive and causes degradation of the leakage current characteristics of the capacitor, thereby degrading the high dielectric properties of the capacitor and eventually lowering the reliability of the capacitor. .

상기한 문제점은 금속막을 하부전극으로 사용하는 모든 캐패시터에서 발생한다.
The above problem occurs in all capacitors using the metal film as the lower electrode.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, TiN과 같은 금속막을 하부전극으로 사용할 때 고유전체막 공정시 하부전극과 고유전체막간 계면에서 하부전극이 산화되는 것을 방지할 수 있는 캐패시터 및 그 제조 방법을 제공하는데 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and when using a metal film such as TiN as the lower electrode, it is possible to prevent the lower electrode from being oxidized at the interface between the lower electrode and the high dielectric film during the high-k dielectric process It is an object to provide a capacitor and a method of manufacturing the same.

삭제delete

상기 목적을 달성하기 위한 본 발명의 캐패시터는 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극, 상기 하부전극 상의 고유전체막, 및 상기 고유전체막 상의 상부전극을 포함하는 것을 특징으로 하고, 상기 제1전극과 상기 제2전극은 ALD-TiN이고, 상기 산화저항전극은 ALD-TiAlN인 것을 특징으로 한다.The capacitor of the present invention for achieving the above object is a lower electrode having a stacked structure in which a heterogeneous oxidation resistance electrode is inserted between the first electrode and the second electrode of the same type, the high-k dielectric film on the lower electrode, and the high-k dielectric film And an upper electrode on the upper surface, wherein the first electrode and the second electrode are ALD-TiN, and the oxidation resistance electrode is ALD-TiAlN.

그리고, 본 발명의 캐패시터의 제조 방법은 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극을 형성하는 단계, 상기 하부전극 상에 고유전체막을 형성하는 단계, 및 상기 고유전체막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 제1전극과 상기 제2전극은 TiN으로 형성하고, 상기 산화저항전극은 TiAlN으로 형성하는 것을 특징으로 하며, 상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하고, 상기 제1전극으로 사용된 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 산화저항전극으로 사용된 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하며, 상기 제2전극으로 사용된 TiN은 상기 제1단위사이클을 다시 반복진행하여 증착하는 것을 특징으로 한다.In addition, the method of manufacturing the capacitor of the present invention comprises the steps of forming a lower electrode having a stacked structure in which a heterogeneous oxidation resistance electrode is inserted between a first electrode and a second electrode of the same type, and forming a high dielectric film on the lower electrode. And forming an upper electrode on the high dielectric film, wherein the first electrode and the second electrode are formed of TiN, and the oxidation resistance electrode is formed of TiAlN. The TiN and TiAlN are deposited by atomic layer deposition. The TiN used as the first electrode is repeatedly subjected to a first unit cycle consisting of a Ti source supply, a purge, an NH 3 supply, and a purge. The TiAlN used as the oxidation resistance electrode is repeatedly subjected to a second unit cycle in which an Al source supply and purge are added to the first unit cycle without moving the chamber after the TiN deposition. W deposition, and the TiN used as the second electrode is characterized in that the deposition proceeds back to repeat the first cycle unit.

삭제delete

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2는 본 발명의 제1실시예에 따른 스택 구조의 MIM 캐패시터의 구조를 도시한 도면이다.FIG. 2 is a diagram illustrating a structure of a MIM capacitor having a stack structure according to a first embodiment of the present invention.

도 2에 도시된 바와 같이, TiN으로 형성된 하부전극(21), 하부전극(21) 상의 산화저항막(22), 산화저항막(22) 상의 고유전체막(23), 고유전체막(23) 상의 TiN으로 형성된 상부전극(24)을 포함한다. As shown in FIG. 2, the lower electrode 21 formed of TiN, the oxidation resistive film 22 on the lower electrode 21, the high dielectric film 23 on the oxidation resistive film 22, and the high dielectric film 23 are formed. And an upper electrode 24 formed of TiN on the phase.

여기서, 하부전극(21)으로 사용되는 TiN은 원자층증착 방식을 이용하여 50Å∼200Å 두께로 형성하고, 상부전극(24)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다. Here, TiN used as the lower electrode 21 is formed to have a thickness of 50 to 200 kW using an atomic layer deposition method, and TiN used as the upper electrode 24 is an atomic layer deposition method or chemical vapor deposition (Chemical Vapor Deposition); CVD) is used to form a thickness of 50 kPa to 200 kPa.

그리고, 고유전체막(23)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(23)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지(step coverage) 특성이 우수하다. 예컨대, 고유전체막(23)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al 2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(23)은 40Å∼80Å 두께이다.The high dielectric film 23 is formed of a dielectric film having a high dielectric constant selected from ZrO 2 , Al 2 O 3, or HfO 2 , and the high dielectric film 23 is formed by using an atomic layer deposition (ALD) method. The step coverage is excellent. For example, the high-k dielectric layer 23 uses ZrO 2 , Al 2 O 3, or HfO 2 alone, or uses a laminate structure in which Al 2 O 3 and HfO 2 are laminated. The high dielectric film 23 as described above has a thickness of 40 kPa to 80 kPa.

도 2에서, 산화저항막(22)은 고유전체막(23) 공정시 산화제가 하부전극(21) 표면을 산화시키는 것을 방지하기 위한 것으로, 내산화 특성이 우수하면서 하부전극으로 사용할 수 있는 전도막이다. In FIG. 2, the oxidation resistant film 22 is to prevent the oxidant from oxidizing the surface of the lower electrode 21 during the high dielectric film 23 process. The oxidation resistant film 22 has excellent oxidation resistance and can be used as the lower electrode. to be.                     

예를 들면, 산화저항막(22)은 TiAlN으로 형성하는데, TiAlN은 TiN에 Al을 도핑시킨 것으로, TiN보다 열적 안정성(Thermal stability)이 높고 산화저항성(Oxidation resistance)이 높은 것이다.For example, the oxidation resistance film 22 is formed of TiAlN. TiAlN is doped with TiN, which is higher in thermal stability and higher in oxidation resistance than TiN.

이와 같은 산화저항막(22)으로 사용되는 TiAlN은 원자층증착(ALD) 방식을 이용하여 형성하는데, 하부전극(21)으로 사용되는 TiN 증착을 위한 원자층증착 공정시 알루미늄 소스 피딩(Al source feeding) 및 퍼지스텝(purge step)을 추가하여 형성한 것이다. 즉, 하부전극(21)이 되는 TiN을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝에 알루미늄 소스 피딩(Al source feeding) 및 퍼지스텝(purge step)을 추가하여 TiAlN을 하부전극(21)인 TiN 상에 형성해준다. 자세한 내용은 도 3을 참조하기로 한다.The TiAlN used as the oxidation resistive film 22 is formed using an atomic layer deposition (ALD) method, and aluminum source feeding during the atomic layer deposition process for TiN deposition used as the lower electrode 21. ) And a purge step. That is, after depositing TiN, which becomes the lower electrode 21, to a predetermined thickness, TiAlN is added to the lower electrode 21 by adding aluminum source feeding and purge steps to the TiN deposition step without moving the chamber. Is formed on TiN. See FIG. 3 for details.

그리고, 산화저항막(22)으로 사용된 TiAlN의 두께는 50Å∼100Å 두께가 바람직하다. 예컨대, 50Å 보다 얇은 두께로 형성하면 고유전체막(23) 공정시 확산해오는 산화제의 침투를 방지하기 어렵고, 100Å 보다 두껍게 형성하면 전체적인 캐패시터의 높이를 증가시켜 집적도를 저하시킨다.In addition, the thickness of the TiAlN used as the oxidation resistance film 22 is preferably 50 kPa to 100 kPa. For example, if the thickness is formed to be thinner than 50 mV, it is difficult to prevent penetration of the oxidant diffused during the high-k dielectric layer 23 process. If the thickness is formed to be larger than 100 mV, the overall capacitor height is increased to decrease the density.

도 3은 TiN과 TiAlN의 원자층증착 메카니즘을 나타낸 도면이다.3 is a view showing an atomic layer deposition mechanism of TiN and TiAlN.

도 3을 참조하면, 먼저, 하부전극으로 사용되는 TiN을 증착하기 위해 Ti 소스 공급(31), 퍼지(32), NH3 공급(33), 퍼지(34)로 이루어지는 제1단위사이클을 반복 진행하여 ALD-TiN을 증착하고, 이어서 챔버 이동없이 TiAlN을 증착하기 위해 Ti 소스 공급(41), 퍼지(42), Al 소스 공급(43), 퍼지(44), NH3 공급(45), 퍼지(46)로 이루어진 제2단위사이클을 반복진행하여 ALD-TiAlN을 증착한다.Referring to FIG. 3, first, a first unit cycle consisting of a Ti source supply 31, a purge 32, an NH 3 supply 33, and a purge 34 is repeatedly performed to deposit TiN used as a lower electrode. Ti source feed 41, purge 42, Al source feed 43, purge 44, NH 3 feed 45, and purge to deposit ALD-TiN and then TiAlN without chamber movement. The second unit cycle consisting of 46) is repeated to deposit ALD-TiAlN.

도 3에서, TiAlN의 증착은, 하부전극으로 사용되는 TiN 증착을 위한 원자층증착 공정시 Al 소스 공급(43)과 퍼지(44)을 추가하여 형성한 것이다. 즉, 하부전극이 되는 TiN을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝에 Al소스 공급(43) 및 퍼지(44)를 추가하여 ALD-TiAlN을 ALD-TiN 상에 증착한다.In FIG. 3, TiAlN is formed by adding an Al source supply 43 and a purge 44 during an atomic layer deposition process for TiN deposition used as a lower electrode. That is, after depositing TiN as a lower electrode to a predetermined thickness, ALD-TiAlN is deposited on ALD-TiN by adding an Al source supply 43 and a purge 44 directly to the TiN deposition step without moving the chamber.

도 2 및 도 3에 도시된 제1실시예에 따르면, 하부전극(21)인 TiN 상에 산화저항성이 높은 산화저항막(22)으로 ALD-TiAlN을 증착해주므로써, 하부전극(21)인 TiN이 후속 고유전체막(23) 증착시에 산화되는 것을 방지하고 있다.According to the first embodiment shown in FIGS. 2 and 3, ALD-TiAlN is deposited on the lower electrode 21 of TiN by an oxidation resistant film 22 having high oxidation resistance, and thus, TiN, which is the lower electrode 21. Oxidation is prevented at the time of deposition of this subsequent high-k dielectric film 23.

도 4는 본 발명의 제2실시예에 따른 스택구조의 MIM 캐패시터의 구조를 도시한 도면이다.4 is a diagram illustrating a structure of a MIM capacitor having a stack structure according to a second embodiment of the present invention.

도 4에 도시된 바와 같이, TiN으로 형성된 제1전극(51a), 제1전극(51a) 상의 산화저항전극(51b), 산화저항전극(51b) 상의 TiN으로 형성된 제2전극(51c)이 순차 적층된 하부전극(51), 하부전극(51) 상의 고유전체막(52), 고유전체막(52) 상의 TiN으로 형성된 상부전극(53)을 포함한다. As shown in FIG. 4, the first electrode 51a formed of TiN, the oxidation resistance electrode 51b on the first electrode 51a, and the second electrode 51c formed of TiN on the oxidation resistance electrode 51b are sequentially formed. The stacked lower electrode 51 includes a high dielectric film 52 on the lower electrode 51 and an upper electrode 53 formed of TiN on the high dielectric film 52.

여기서, 하부전극(51)은 각각 TiN으로 형성된 제1전극(51a)과 제2전극(51c) 사이에 산화저항전극(51b)이 삽입된 샌드위치(Sandwitch) 구조를 갖는데, 산화저항전극(51b)은 고유전체막(52) 공정시 산화제가 하부전극(51) 표면을 산화시키는 것을 방지하기 위한 것으로, 내산화 특성이 우수하면서 하부전극으로 사용할 수 있는 전도막이다.Here, the lower electrode 51 has a sandwich structure in which an oxidation resistance electrode 51b is inserted between the first electrode 51a and the second electrode 51c each formed of TiN, and the oxidation resistance electrode 51b. Silver is to prevent the oxidant from oxidizing the surface of the lower electrode 51 during the high dielectric film 52 process, and is a conductive film that can be used as the lower electrode while having excellent oxidation resistance.

예를 들면, 산화저항전극(51b)은 TiAlN으로 형성하는데, TiAlN은 TiN에 Al을 도핑시킨 것으로, TiN보다 열적 안정성(Thermal stability)이 높고 산화저항성(Oxidation resistance)이 높은 물질이다.For example, the oxidation resistance electrode 51b is formed of TiAlN. TiAlN is doped with TiN, and is a material having higher thermal stability and higher oxidation resistance than TiN.

도 4에서, 하부전극(51)을 이루는 제1전극(51a), 산화저항전극(51b) 및 제2전극(51c)은 원자층증착(ALD) 방식을 이용하여 형성하는데, 즉, 제1전극(51a)이 되는 TiN을 증착한 후에, 산화저항전극(51b)이 되는 TiAlN을 증착하고, 다시 제2전극(51c)이 되는 TiN을 증착한다. 이때, 산화저항전극(51b)으로 사용된 TiAlN의 두께는 50Å∼100Å 두께가 바람직하다. 예컨대, 50Å 보다 얇은 두께로 형성하면 고유전체막(52) 공정시 확산해오는 산화제의 침투를 방지하기 어렵고, 100Å 보다 두껍게 형성하면 전체적인 캐패시터의 높이를 증가시켜 집적도를 저하시킨다.In FIG. 4, the first electrode 51a, the oxidation resistance electrode 51b, and the second electrode 51c constituting the lower electrode 51 are formed using an atomic layer deposition (ALD) method, that is, the first electrode. After depositing TiN serving as 51a, TiAlN serving as the oxidation resistance electrode 51b is deposited, and TiN serving as the second electrode 51c is deposited. At this time, the thickness of the TiAlN used as the oxidation resistance electrode 51b is preferably 50 kPa to 100 kPa. For example, if the thickness is formed to be thinner than 50 mV, it is difficult to prevent penetration of the oxidant diffused during the high dielectric film 52 process. If the thickness is formed to be larger than 100 mV, the overall capacitor height is increased to decrease the density.

자세한 증착 공정은 도 5를 참조하기로 한다.A detailed deposition process will be described with reference to FIG. 5.

그리고, 고유전체막(52)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(52)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지 특성이 우수하다. 예컨대, 고유전체막(52)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(42)은 40Å∼80Å 두께이다.The high dielectric film 52 is formed of a dielectric film having a high dielectric constant selected from ZrO 2 , Al 2 O 3, or HfO 2 , and the high dielectric film 52 is formed by using an atomic layer deposition (ALD) method. Excellent step coverage characteristics. For example, the high-k dielectric layer 52 uses ZrO 2 , Al 2 O 3, or HfO 2 alone, or uses a laminate structure in which Al 2 O 3 and HfO 2 are laminated. The high dielectric film 42 as described above has a thickness of 40 kPa to 80 kPa.

마지막으로, 상부전극(53)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다. Lastly, TiN used as the upper electrode 53 is formed to have a thickness of 50 kV to 200 kV using an atomic layer deposition method or a chemical vapor deposition (CVD) method.

도 5는 하부전극이 되는 TiN/TiAlN/TiN의 원자층증착 메카니즘을 나타낸 도 면이다.5 is a view showing an atomic layer deposition mechanism of TiN / TiAlN / TiN serving as a lower electrode.

도 5를 참조하면, 먼저, 제1전극(51a)이 되는 ALD-TiN1을 증착하기 위해 Ti 소스 공급(61), 퍼지(62), NH3 공급(63), 퍼지(64)로 이루어지는 단위사이클을 반복진행하고, 이어서 산화저항전극(51b)이 되는 ALD-TiAlN을 증착하기 위해 Ti 소스 공급(71), 퍼지(72), Al 소스 공급(73), 퍼지(74), NH3 공급(75), 퍼지(76)로 이루어진 단위사이클을 반복진행하며, 마지막으로 제2전극(51c)이 되는 ALD-TiN2을 증착하기 위해 Ti 소스 공급(81), 퍼지(82), NH3 공급(83), 퍼지(84)로 이루어지는 단위사이클을 반복 진행한다.Referring to FIG. 5, first, a unit cycle includes a Ti source supply 61, a purge 62, an NH 3 supply 63, and a purge 64 to deposit ALD-TiN1 serving as the first electrode 51a. The Ti source supply 71, the purge 72, the Al source supply 73, the purge 74, and the NH 3 supply 75 are then used to deposit ALD-TiAlN, which becomes the oxidation resistance electrode 51b. Unit cycle consisting of a purge 76 and a Ti source supply 81, a purge 82, and an NH 3 supply 83 to finally deposit ALD-TiN 2, which becomes the second electrode 51c. The unit cycle consisting of the purge 84 is repeatedly performed.

도 5에서, ALD-TiAlN의 증착은, 제1전극(51a)으로 사용되는 ALD-TiN1 증착을 위한 원자층증착 공정시 Al 소스 공급(73)과 퍼지(74)을 추가하여 형성한 것과 동일하다. 즉, 제1전극(51a)이 되는 ALD-TiN1을 예정된 두께로 증착한 후, 챔버이동없이 바로 TiN 증착스텝(71, 72, 75, 76)에 Al 소스 공급(73) 및 퍼지(74)를 추가하여 ALD-TiAlN을 증착한다.In FIG. 5, deposition of ALD-TiAlN is the same as that formed by adding an Al source supply 73 and a purge 74 during the atomic layer deposition process for ALD-TiN1 deposition used as the first electrode 51a. . That is, after depositing ALD-TiN1 serving as the first electrode 51a to a predetermined thickness, the Al source supply 73 and the purge 74 are directly supplied to the TiN deposition steps 71, 72, 75, and 76 without moving the chamber. In addition, ALD-TiAlN is deposited.

그리고 나서, 다시 ALD-TiAlN 증착후 챔버이동없이 ALD-TiN2을 증착하기 위한 Ti 소스 공급(81), 퍼지(82), NH3 공급(83), 퍼지(84) 과정을 반복진행한다.Then, the Ti source supply 81, the purge 82, the NH 3 supply 83, and the purge 84 are repeatedly performed to deposit ALD-TiN 2 without moving the chamber after ALD-TiAlN deposition.

전술한 바와 같은 도 4 및 도 5에 도시된 바와 같이, TiN/TiAlN/TiN의 삼중층 구조로 이루어지는 하부전극(51)은 TiN 증착후 알루미늄이 도핑된 TiAlN을 증착한 후, 추가된 Al 소스 및 퍼지스텝을 제거하여, 다시 순수한 TiN의 증착을 진행하여 샌드위치 구조로 형성한다. As shown in FIGS. 4 and 5, the lower electrode 51 having a triple layer structure of TiN / TiAlN / TiN is formed by depositing TiAlN doped with aluminum after TiN deposition, and then adding an Al source and The purge step is removed and pure TiN is further evaporated to form a sandwich structure.                     

상술한 제2실시예에 따르면, 하부전극(51)이 TiAlN으로 되는 산화저항전극(51b)을 구비함에 따라, 후속 고유전체막(52) 공정시 산화제가 하부전극(51)을 산화시키는 것을 방지하고 있다.According to the second embodiment described above, the lower electrode 51 has an oxidation resistance electrode 51b made of TiAlN, thereby preventing the oxidant from oxidizing the lower electrode 51 during the subsequent high-k dielectric layer 52 process. Doing.

한편, 제1실시예와 제2실시예처럼, TiAlN/TiN, TiN/TiAlN/TiN 구조와 같이, 산화저항특성이 우수한 TiAlN을 도입하면, 실린더 구조의 캐패시터 형성시, 후속 습식딥아웃(Wet dip out) 공정에서 케미컬(Chemical)에 의해 하부전극으로 사용된 TiN이 어택받는 것을 방지할 수 있다.
Meanwhile, as in the first and second embodiments, when TiAlN having excellent oxidation resistance characteristics, such as TiAlN / TiN and TiN / TiAlN / TiN structures, is introduced, subsequent wet dipout during the formation of a capacitor having a cylinder structure is performed. It is possible to prevent the TiN used as the lower electrode from being attacked by the chemical in the process.

도 6a 내지 도 6e는 본 발명의 제3실시예에 따른 실린더 구조의 MIM 캐패시터의 제조 방법을 도시한 공정 단면도이다. 이하, 제3실시예는 하부전극이 TiAlN/TiN 구조를 갖는다.6A to 6E are cross-sectional views illustrating a method of manufacturing a MIM capacitor having a cylinder structure according to a third embodiment of the present invention. Hereinafter, in the third embodiment, the lower electrode has a TiAlN / TiN structure.

도 6a에 도시된 바와 같이, 반도체 기판(101) 상부에 층간절연막(102)을 형성한 후, 층간절연막(102)을 관통하여 반도체 기판(101)의 일부와 연결되는 스토리지노드콘택플러그(103)를 형성한다. 이때, 스토리지노드콘택플러그(103)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(103) 형성전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.As shown in FIG. 6A, after forming the interlayer dielectric layer 102 on the semiconductor substrate 101, the storage node contact plug 103 penetrates the interlayer dielectric layer 102 and is connected to a portion of the semiconductor substrate 101. To form. At this time, the storage node contact plug 103 is a polysilicon plug, and processes necessary for DRAM isolation such as device isolation, word lines, and bit lines before forming the storage node contact plug 103.

다음으로, 스토리지노드콘택플러그(103) 상부에 식각중지막(104)과 SN 산화막(105)을 적층 형성한다. 여기서, SN 산화막(105)은 실린더 구조의 하부전극이 형성될 홀을 제공하기 위한 산화막이고, 식각중지막(104)은 SN 산화막(105) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각배리어 역할을 한다. 바람직하게, 식각중지막(104)은 저압화학기상증착방식(LPCVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 500Å∼1500Å이고, SN 산화막(105)은 BPSG, USG, PETEOS 또는 HDP 산화막으로 형성한다.Next, an etch stop film 104 and an SN oxide film 105 are stacked on the storage node contact plug 103. Here, the SN oxide layer 105 is an oxide layer for providing a hole in which the lower electrode of the cylinder structure is to be formed, and the etch stop layer 104 serves as an etching barrier to prevent the lower structure from being etched when the SN oxide layer 105 is etched. Do it. Preferably, the etch stop film 104 is formed of a silicon nitride film (Si 3 N 4 ) of low pressure chemical vapor deposition (LPCVD), the thickness is 500 ~ 1500Å, SN oxide film 105 is BPSG, USG, PETEOS or It is formed of an HDP oxide film.

다음으로, SN 산화막(105)과 식각중지막(104)을 순차적으로 식각하여 스토리지노드콘택플러그(103) 상부를 개방시키는 스토리지노드홀(106)을 형성한다.Next, the SN oxide layer 105 and the etch stop layer 104 are sequentially etched to form a storage node hole 106 that opens the upper portion of the storage node contact plug 103.

도 6b에 도시된 바와 같이, 스토리지노드홀(106)이 형성된 SN 산화막(105) 표면 상에 하부전극이 될 TiN(107)을 증착한다.As shown in FIG. 6B, the TiN 107 to be a lower electrode is deposited on the surface of the SN oxide film 105 having the storage node hole 106 formed thereon.

이때, TiN(107)은 제1실시예에 따라 원자층증착(ALD) 방법을 통해 증착한다.At this time, the TiN 107 is deposited through the atomic layer deposition (ALD) method according to the first embodiment.

다음으로, TiN(107) 상에 산화저항막 역할을 하는 TiAlN(108)을 증착한다. 이때, TiAlN(108)또한 TiN(107)과 동일하게 원자층증착(ALD) 방법을 이용하여 증착하는데, TiN(107) 증착후 챔버이동없이 TiN 증착사이클에 알루미늄소스 공급 및 퍼지스텝을 추가로 진행하여 증착한다(도 3 참조).Next, TiAlN 108 is deposited on the TiN 107 to serve as an oxidation resistant film. At this time, TiAlN 108 is also deposited using the same atomic layer deposition (ALD) method as TiN 107. After the deposition of TiN 107, an aluminum source is supplied and a purge step is added to the TiN deposition cycle without moving the chamber. By deposition (see FIG. 3).

위와 같이, 하부전극이 될 TiN(107)과 산화저항막 역할을 하는 TiAlN(108)을 원자층증착방법을 적용하여 증착하는데, 이는 후속 습식딥아웃에서 케미컬의 하부구조물로의 침투 방지 효과를 극대화시키기 위한 것이다. 즉, 원자층증착방식을 이용하는 경우가 CVD와 같은 증착 방식보다 유리하다. 그 이유는 스토리지노드홀(106)의 바닥 모서리에서의 하부전극의 하부 구조를 강화시켜 주기 위함이다. As described above, TiN 107, which will be a lower electrode, and TiAlN 108, which serves as an oxide resist film, are deposited by using an atomic layer deposition method, which maximizes the effect of preventing the penetration of the chemical into the substructure in the subsequent wet deep out. It is to let. That is, the case of using the atomic layer deposition method is advantageous over the deposition method such as CVD. The reason is to strengthen the lower structure of the lower electrode at the bottom edge of the storage node hole 106.

예컨대, 스텝커버리지 특성이 우수한 것으로 알려진 원자층증착 방식으로 TiN(107)과 TiAlN(108)을 증착하여 스토리지노드홀(106)의 바닥 및 측벽에서 균일 한 두께를 갖도록 해준다. 반면에, CVD 방식으로 TiN(107)과 TiAlN(108)을 증착하는 경우에는, CVD 방식이 원자층증착방식에 비해 스텝커버리지특성이 다소 열악한 것으로 알려져 있으므로 스토리지노드홀(106)의 바닥 모서리의 두께가 스토리지노드홀(106)의 측벽 및 바닥 표면에서의 두께보다 얇아질 수 있다. 이처럼 스토리지노드홀(106)의 바닥 모서리의 두께가 얇으면 후속 습식딥아웃공정시 하부전극의 바닥부분에서 케미컬의 침투에 취약해질 수 있다.For example, TiN 107 and TiAlN 108 are deposited by atomic layer deposition, which is known to have excellent step coverage characteristics, so as to have a uniform thickness at the bottom and sidewalls of the storage node hole 106. On the other hand, in the case of depositing TiN 107 and TiAlN 108 by CVD, the thickness of the bottom edge of the storage node hole 106 is known because the CVD method has a rather poor step coverage characteristic compared to the atomic layer deposition method. May be thinner than the thickness at the sidewalls and bottom surface of the storage node hole 106. As such, when the thickness of the bottom edge of the storage node hole 106 is thin, the bottom edge of the lower electrode may be vulnerable to penetration of the chemical at the bottom of the lower electrode during the subsequent wet deep-out process.

도 6c에 도시된 바와 같이, 스토리지노드홀(106)의 내부에만 실린더형 하부전극(200)을 형성하는 스토리지노드 분리(Storage node isolation) 공정을 진행한다. 이때, 하부전극(200)은 TiN(107a)과 TiAlN(108a)의 적층 구조로 형성된다.As illustrated in FIG. 6C, a storage node isolation process of forming the cylindrical lower electrode 200 only in the storage node hole 106 is performed. In this case, the lower electrode 200 is formed in a stacked structure of TiN 107a and TiAlN 108a.

상기 스토리지노드 분리 공정은, 스토리지노드홀(106)을 제외한 SN 산화막(105) 표면 상부에 형성된 TiN(107) 및 TiAlN(108)을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 실린더형 하부전극(200)을 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 하부전극(200) 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(106)의 내부를 모두 채운 후에, SN 산화막(105)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다. The storage node separation process is performed by removing the TiN 107 and TiAlN 108 formed on the surface of the SN oxide layer 105 except for the storage node hole 106 by chemical mechanical polishing (CMP) or etch back. To form 200. Here, since the impurities such as abrasives or etched particles may adhere to the inside of the cylindrical lower electrode 200 during chemical mechanical polishing or etch back process, the storage node hole 106 may be a photoresist having good step coverage characteristics. After all of the inside of the C) is filled, it is preferable to perform polishing or etching back until the SN oxide film 105 is exposed, and ashing the photoresist to remove it.

도 6d에 도시된 바와 같이, SN 산화막(105)을 선택적으로 습식딥아웃하여 하부전극(200)의 내벽 및 외벽을 모두 드러낸다.As shown in FIG. 6D, the SN oxide film 105 is selectively wet-dipped to expose both the inner and outer walls of the lower electrode 200.

이때, 습식딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화 막으로 형성한 SN 산화막(105)이 불산용액에 의해 식각된다. 한편, SN 산화막(105) 아래의 식각중지막(104)은 산화막의 습식식각시 선택비를 갖는 실리콘질화막으로 형성했기 때문에 습식케미컬에 의해 식각되지 않는다.At this time, the wet dip-out process is mainly performed using a hydrofluoric acid (HF) solution, the SN oxide film 105 formed of an oxide film is etched by the hydrofluoric acid solution. On the other hand, since the etch stop film 104 under the SN oxide film 105 is formed of a silicon nitride film having a selectivity in wet etching of the oxide film, it is not etched by wet chemical.

위와 같은 습식케미컬 적용동안 불산용액이 하부전극(200)의 바닥부분을 관통하여 하부의 층간절연막(103)으로 침투할 수 있으나, 하부전극(200)이 TiAlN(108a)을 가지므로 불산용액이 하부전극(200)을 관통하지 못한다. During the wet chemical application, the hydrofluoric acid solution may penetrate the bottom portion of the lower electrode 200 to penetrate into the lower interlayer insulating layer 103, but the lower electrode 200 has TiAlN 108a, so the hydrofluoric acid solution is lowered. It does not penetrate the electrode 200.

즉, TiN 단독으로 하부전극을 형성한 경우에는 TiN의 결정립계를 통해 불산용액이 침투할 수 있으나, TiAlN(108a)은 TiN의 결정립계에 알루미늄이 충진된 구조를 가지므로써 이 알루미늄에 의해 불산용액의 침투경로가 제거된다.That is, when TiN alone forms the lower electrode, the hydrofluoric acid solution may penetrate through the grain boundary of TiN, but TiAlN 108a has a structure in which aluminum is filled in the grain boundary of TiN, thereby infiltrating the hydrofluoric acid solution by the aluminum. The path is removed.

아울러, TiAlN(108a)은 TiN(107a)에 비해 열적으로 안정하고 산화저항성이 우수하므로, 후속 고유전체막 증착시 TiN(107a)이 산화되는 것을 방지하는 역할을 한다.In addition, since TiAlN 108a is thermally stable and superior in oxidation resistance than TiN 107a, TiAlN 108a serves to prevent oxidation of TiN 107a during subsequent high dielectric film deposition.

도 6e에 도시된 바와 같이, 내벽 및 외벽이 모두 드러난 하부전극(200) 상에 고유전체막(109)과 상부전극(110)을 순차적으로 형성한다. As shown in FIG. 6E, the high-k dielectric layer 109 and the upper electrode 110 are sequentially formed on the lower electrode 200 where both the inner wall and the outer wall are exposed.

이때, 고유전체막(109)은 ZrO2, Al2O3 또는 HfO2 중에서 선택되는 높은 유전율을 갖는 유전체막으로 형성하며, 이 고유전체막(109)은 원자층증착(ALD) 방식을 이용하므로써 스텝커버리지 특성이 우수하다. 예컨대, 고유전체막(109)은 ZrO2, Al2O3 또는 HfO2을 단독으로 사용하거나, Al2O3와 HfO2가 적층된 라미네이트(Laminate) 구조를 사용한다. 위와 같은 고유전체막(109)은 40Å∼80Å 두께이다. In this case, the high dielectric film 109 is formed of a dielectric film having a high dielectric constant selected from ZrO 2 , Al 2 O 3, or HfO 2 , and the high dielectric film 109 is formed by using an atomic layer deposition (ALD) method. Excellent step coverage characteristics. For example, the high-k dielectric layer 109 uses ZrO 2 , Al 2 O 3, or HfO 2 alone, or uses a laminate structure in which Al 2 O 3 and HfO 2 are laminated. The high dielectric film 109 as described above has a thickness of 40 kPa to 80 kPa.

그리고, 상부전극(110)은 TiN으로 형성하는데, 상부전극(110)으로 사용되는 TiN은 원자층증착 방식 또는 화학기상증착(Chemical Vapor Deposition; CVD) 방식을 이용하여 50Å∼200Å 두께로 형성한다. The upper electrode 110 is formed of TiN, and the TiN used as the upper electrode 110 is formed to have a thickness of 50 μs to 200 μs using an atomic layer deposition method or a chemical vapor deposition (CVD) method.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 산화저항특성이 우수하고 열적으로 안정한 TiAlN을 포함하는 하부전극을 형성하므로써, 후속 고유전체막 공정시 산화제로 인한 하부전극 표면의 산화를 방지하여 누설전류특성을 향상시킬 수 있는 효과가 있다.According to the present invention, the lower electrode including TiAlN having excellent oxidation resistance and thermal stability is formed, thereby preventing the oxidation of the lower electrode surface caused by the oxidant in the subsequent high-k dielectric film process, thereby improving leakage current characteristics. There is.

또한, 본 발명은 TiAlN을 하부전극(TiN) 상에 형성해주므로써 습식 딥아웃 공정시에 캐패시터의 하부전극(TiN)을 침투하는 습식케미컬의 침투 경로를 차단해주어 신뢰성이 우수한 반도체 메모리 장치를 고수율로 제조할 수 있는 효과가 있다.In addition, the present invention forms a TiAlN on the lower electrode (TiN) to block the penetration path of the wet chemical penetrating the lower electrode (TiN) of the capacitor during the wet deep-out process to provide a high reliability semiconductor memory device It can be produced by the effect.

Claims (17)

삭제delete 삭제delete 삭제delete 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극;A lower electrode having a stacked structure in which heterogeneous oxidation resistance electrodes are inserted between the same first electrode and the second electrode; 상기 하부전극 상의 고유전체막; 및A high dielectric film on the lower electrode; And 상기 고유전체막 상의 상부전극An upper electrode on the high dielectric film 을 포함하는 캐패시터.Capacitor comprising a. 제4항에 있어서,The method of claim 4, wherein 상기 제1전극과 상기 제2전극은 ALD-TiN이고, 상기 산화저항전극은 ALD-TiAlN인 것을 특징으로 하는 캐패시터.And the first electrode and the second electrode are ALD-TiN, and the oxidation resistance electrode is ALD-TiAlN. 제4항 또는 제5항에 있어서,The method according to claim 4 or 5, 상기 산화저항전극은, 50Å∼100Å 두께인 것을 특징으로 하는 캐패시터.The oxidation resistance electrode is a capacitor, characterized in that 50 ~ 100 GPa thick. 삭제delete 동종의 제1전극과 제2전극 사이에 이종의 산화저항전극이 삽입된 적층 구조를 갖는 하부전극을 형성하는 단계;Forming a lower electrode having a stacked structure in which heterogeneous oxidation resistance electrodes are inserted between the same first electrode and the second electrode; 상기 하부전극 상에 고유전체막을 형성하는 단계; 및Forming a high dielectric film on the lower electrode; And 상기 고유전체막 상에 상부전극을 형성하는 단계Forming an upper electrode on the high dielectric film 를 포함하는 캐패시터의 제조 방법.Method of manufacturing a capacitor comprising a. 제8항에 있어서,The method of claim 8, 상기 제1전극과 상기 제2전극은 TiN으로 형성하고, 상기 산화저항전극은 TiAlN으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.And the first electrode and the second electrode are formed of TiN, and the oxidation resistance electrode is formed of TiAlN. 제9항에 있어서,The method of claim 9, 상기 TiN과 상기 TiAlN은 원자층증착 방식으로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.The TiN and the TiAlN method of manufacturing a capacitor, characterized in that the deposition by atomic layer deposition. 제10항에 있어서,The method of claim 10, 상기 제1전극으로 사용된 TiN은 Ti 소스 공급, 퍼지, NH3 공급 및 퍼지로 이루어지는 제1단위사이클을 반복 진행하여 증착하고, 상기 산화저항전극으로 사용된 TiAlN은 상기 TiN 증착후 챔버 이동없이 상기 제1단위사이클에 Al 소스 공급 및 퍼지를 추가한 제2단위사이클을 반복진행하여 증착하며, 상기 제2전극으로 사용된 TiN은 상기 제1단위사이클을 다시 반복진행하여 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.The TiN used as the first electrode is deposited by repeatedly performing a first unit cycle consisting of a Ti source supply, a purge, an NH 3 supply, and a purge, and the TiAlN used as the oxidation resistance electrode is deposited without moving the chamber after the TiN deposition. A second unit cycle in which an Al source supply and a purge are added to the first unit cycle is repeatedly performed, and TiN used as the second electrode is repeatedly formed by repeatedly repeating the first unit cycle. Method of preparation. 제10항에 있어서,The method of claim 10, 상기 TiAlN은, 50Å∼100Å 두께로 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.The TiAlN is deposited in a thickness of 50 kV to 100 kV. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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