KR100679968B1 - Semiconductor memory device having cylinder type capacitor and method for fabricating the same - Google Patents

Semiconductor memory device having cylinder type capacitor and method for fabricating the same Download PDF

Info

Publication number
KR100679968B1
KR100679968B1 KR1020040060292A KR20040060292A KR100679968B1 KR 100679968 B1 KR100679968 B1 KR 100679968B1 KR 1020040060292 A KR1020040060292 A KR 1020040060292A KR 20040060292 A KR20040060292 A KR 20040060292A KR 100679968 B1 KR100679968 B1 KR 100679968B1
Authority
KR
South Korea
Prior art keywords
layer
storage node
forming
lower layer
penetration barrier
Prior art date
Application number
KR1020040060292A
Other languages
Korean (ko)
Other versions
KR20060011443A (en
Inventor
염승진
길덕신
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040060292A priority Critical patent/KR100679968B1/en
Publication of KR20060011443A publication Critical patent/KR20060011443A/en
Application granted granted Critical
Publication of KR100679968B1 publication Critical patent/KR100679968B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

본 발명은 스토리지노드로 사용되는 TiN 막 중의 핀홀 또는 크랙에 의해 초래되는 킬링 결함을 방지할 수 있는 실린더형 캐패시터를 구비한 반도체메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계; 상기 홀을 갖는 절연막 표면 상에 하부층을 형성하는 단계; 상기 하부층 상에 상기 하부층과 다른 이종 물질인 케미컬침투방지층을 형성하는 단계; 상기 케미컬침투방지층 상에 상기 하부층과 동종 물질인 상부층을 형성하는 단계; 상기 홀의 내부에만 잔류하도록 상기 절연막 표면 상부의 하부층, 케미컬침투방지층 및 상부층을 선택적으로 제거하여 실린더형 스토리지노드를 형성하는 단계; 습식케미컬을 이용하여 상기 절연막을 선택적으로 제거하는 단계; 상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하고, 상기 하부층, 케미컬침투방지층 및 상기 상부층은, 원자층증착 방식으로 증착한다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device having a cylindrical capacitor capable of preventing a killing defect caused by pinholes or cracks in a TiN film used as a storage node, and a method of manufacturing the same. Forming a storage node contact plug in the device; Forming an insulating layer on the storage node contact plug, the insulating layer having a hole for opening a surface of the storage node contact plug; Forming a lower layer on an insulating film surface having the hole; Forming a chemical penetration barrier layer different from the lower layer on the lower layer; Forming an upper layer of the same material as the lower layer on the chemical penetration barrier layer; Forming a cylindrical storage node by selectively removing the lower layer, the chemical penetration barrier layer, and the upper layer on the insulating film surface so as to remain only inside the hole; Selectively removing the insulating layer using a wet chemical; Forming a dielectric film on the cylindrical storage node; And forming a plate electrode on the dielectric layer, wherein the lower layer, the chemical penetration barrier layer, and the upper layer are deposited by atomic layer deposition.

캐패시터, 스토리지노드, TiN, 핀홀, 크랙, 습식케미컬, 킬링결함, 삼중층Capacitor, Storage Node, TiN, Pinhole, Crack, Wet Chemical, Killing Defect, Triple Layer

Description

실린더형 캐패시터를 구비한 반도체메모리장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE HAVING CYLINDER TYPE CAPACITOR AND METHOD FOR FABRICATING THE SAME} Semiconductor memory device with cylindrical capacitor and manufacturing method thereof {SEMICONDUCTOR MEMORY DEVICE HAVING CYLINDER TYPE CAPACITOR AND METHOD FOR FABRICATING THE SAME}             

도 1a 내지 도 1d는 종래기술에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art;

도 2는 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 도면,2 is a diagram showing the structure of a semiconductor memory device according to an embodiment of the present invention;

도 3a 내지 도 3e는 도 2에 도시된 반도체메모리장치의 제조 방법을 도시한 공정 단면도.
3A to 3E are cross-sectional views illustrating a method of manufacturing the semiconductor memory device shown in FIG.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

21 : 반도체 기판 22 : 층간절연막21 semiconductor substrate 22 interlayer insulating film

23 : 스토리지노드콘택플러그 24 : 식각중지막23: storage node contact plug 24: etching stop

25 : SN 산화막 26 : 스토리지노드홀25: SN oxide layer 26: storage node hole

101 : 하부 SN층 102 : 중간 SN층101: lower SN layer 102: middle SN layer

103 : 상부 SN층 100 : 스토리지노드103: upper SN layer 100: storage node

200 : 유전막 300 : 플레이트전극
200: dielectric film 300: plate electrode

본 발명은 반도체 제조 기술에 관한 것으로, 특히 캐패시터를 포함하는 반도체메모리장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a semiconductor memory device including a capacitor and a method of manufacturing the same.

최근 DRAM의 집적도가 증가함에 따라서 캐패시터의 면적이 작아지게 되어 요구되는 유전용량의 확보가 점점 어려워지고 있다. 요구되는 유전용량을 확보하기 위해서는 유전박막의 두께를 낮추거나 유전상수가 큰 물질을 적용해야 한다.Recently, as the integration of DRAM increases, the area of the capacitor becomes smaller, which makes it difficult to secure the required dielectric capacity. To secure the required dielectric capacity, it is necessary to reduce the thickness of the dielectric thin film or apply a material having a high dielectric constant.

특히, 80nm급 이하의 DRAM에서는 누설전류특성을 확보하면서 유전용량을 확보하기 위하여 HfO2와 Al2O3를 적층하여 적용하는 기술이 개발되고 있다. In particular, in the case of DRAM of 80 nm or less, a technique of stacking and applying HfO 2 and Al 2 O 3 in order to secure a dielectric capacity while securing leakage current characteristics has been developed.

이러한 유전박막 구조에서 유전용량을 확보하는데 있어 콘케이브(Concave) 구조로는 한계에 다다르고 있으며, 실린더(Cylinder) 구조를 적용하여 캐패시터의 면적을 확보해야 한다.In securing the dielectric capacity in the dielectric thin film structure, the concave structure (concave) structure is approaching the limit, the cylinder (Cylinder) structure should be applied to secure the area of the capacitor.

도 1a 내지 도 1c는 종래기술에 따른 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다. 다음1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to the prior art. next

도 1a에 도시된 바와 같이, 반도체 기판(11) 상부에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체 기판(11)의 일부와 연결되는 스토리지노드콘택플러그(13)를 형성한다. 이때, 스토리지노드콘택플러그는 폴리실리콘플러그 이며, 스토리지노드콘택플러그(13) 형성전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.As shown in FIG. 1A, after forming the interlayer insulating film 12 on the semiconductor substrate 11, the storage node contact plug 13 penetrating the interlayer insulating film 12 and connected to a portion of the semiconductor substrate 11. To form. In this case, the storage node contact plug is a polysilicon plug, and processes required for DRAM configuration such as device isolation, word lines, and bit lines before forming the storage node contact plug 13 are performed.

다음으로, 스토리지노드콘택플러그(13) 상부에 식각중지막(14)과 SN 산화막(15)을 적층 형성한다. 여기서, SN 산화막(15)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각중지막(14)은 SN 산화막(15) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각배리어 역할을 한다.Next, an etch stop layer 14 and an SN oxide layer 15 are stacked on the storage node contact plug 13. Here, the SN oxide layer 15 is an oxide layer for providing a hole in which a storage node having a cylindrical structure is to be formed, and the etch stop layer 14 serves as an etching barrier to prevent the underlying structure from being etched when the SN oxide layer 15 is etched. Do it.

다음으로, SN 산화막(15)과 식각중지막(14)을 순차적으로 식각하여 스토리지노드콘택플러그(13) 상부를 개방시키는 스토리지노드홀(16)을 형성한다.Next, the SN oxide layer 15 and the etch stop layer 14 are sequentially etched to form a storage node hole 16 that opens the upper portion of the storage node contact plug 13.

도 1b에 도시된 바와 같이, 스토리지노드홀(16) 아래에 노출된 스토리지노드콘택플러그(13) 표면에 오믹콘택을 형성하기 위한 티타늄실리사이드막(17)을 형성한 후, 스토리지노드홀(16)의 내부에 실린더 구조를 갖는 SN TiN(18)를 형성한다. 이때, SN TiN(18)은 캐패시터의 스토리지노드(Storage Node; SN)로 사용되는 TiN을 일컫는다.As shown in FIG. 1B, after forming the titanium silicide layer 17 for forming an ohmic contact on the surface of the storage node contact plug 13 exposed under the storage node hole 16, the storage node hole 16 is formed. An SN TiN 18 having a cylindrical structure is formed in the interior thereof. In this case, SN TiN 18 refers to TiN used as a storage node (SN) of a capacitor.

도 1c에 도시된 바와 같이, SN 산화막(15)을 습식 딥아웃하여 SN TiN(18)의 내벽 및 외벽을 모두 드러낸다.As shown in FIG. 1C, the SN oxide film 15 is wet deepened to reveal both the inner and outer walls of the SN TiN 18.

도1d에 도시된 바와같이, SN TiN(18) 상에 유전막(19)과 PL TiN(20)을 차례로 형성한다. 이때, PL TiN(20)은 캐패시터의 플레이트전극으로 사용되는 TiN을 일컬으며, 유전막(19)은 Al2O3와 HfO2의 적층 구조로 형성한 것이다.As shown in FIG. 1D, the dielectric film 19 and the PL TiN 20 are sequentially formed on the SN TiN 18. In this case, the PL TiN 20 refers to TiN used as a plate electrode of the capacitor, and the dielectric film 19 is formed by stacking Al 2 O 3 and HfO 2 .

상술한 종래기술은 유전용량을 충분히 확보하기 위해 내벽 및 외벽이 모두 드러나는 실린더 구조의 SN TiN(18)를 형성해주고, 아울러 유전막(19)을 Al2O3와 HfO2의 적층 구조로 형성하고 있다. 위와 같은 종래기술에서 SN TiN(18)은 CVD(Chemical Vapor Deposition) 방식을 이용하여 증착하며, SN TiN(18)을 형성하기 위해 CVD 방식을 이용하여 TiN을 증착하는 경우는, 종횡비가 큰 스토리지노드홀(16)에 컨포멀(Conformal)하게 증착하기 위하여 소스가스로 TiCl4를 이용한 CVD 방식을 이용한다.In order to sufficiently secure the dielectric capacity, the above-described prior art forms SN TiN 18 having a cylindrical structure in which both inner and outer walls are exposed, and also forms a dielectric layer 19 in a laminated structure of Al 2 O 3 and HfO 2 . . In the prior art as described above, the SN TiN 18 is deposited using CVD (Chemical Vapor Deposition), and when depositing TiN using the CVD method to form the SN TiN 18, a storage node having a high aspect ratio. In order to conformally deposit the holes 16, a CVD method using TiCl 4 as a source gas is used.

그러나, CVD 방식에 의해 증착되는 SN TiN(18)은 결정립계(Grain boundary)가 주상 구조로 성장하는 특성을 가져 스트레스가 매우 큰 물질이므로, SN TiN(18)의 바닥부분에서 취약부분을 갖는다. 즉, SN TiN(18) 내부에 핀홀(Pinhole) 또는 크랙(Crack)이 존재하기 쉽다.However, since the SN TiN 18 deposited by the CVD method has a property that a grain boundary grows into a columnar structure and has a very high stress, the SN TiN 18 has a weak portion at the bottom of the SN TiN 18. That is, pinholes or cracks are likely to exist in the SN TiN 18.

이와 같이, SN TiN(18) 막중의 핀홀이나 크랙은 후속 SN 산화막(15)을 습식 딥아웃하는 공정시에 습식케미컬의 침투경로를 제공하여 하부 구조물(특히 제1절연막)에 어택(도 1c의 'x' 참조)을 주게 되고, 결국 소자 제작의 킬링 결함(Killing defect)으로 작용하게 된다.As such, the pinholes or cracks in the SN TiN 18 film provide a penetration path for the wet chemical during the wet dip out of the subsequent SN oxide film 15 to attack the underlying structure (especially the first insulating film) (see FIG. 1C). 'x'), resulting in a killing defect in device fabrication.

이러한 문제점을 해결하기 위해 SN TiN을 치밀하게 하기 위하여 어닐(Anneal) 공정을 진행하거나, ALD 방법으로 SN TiN을 형성하는 방법이 제안되었으나, 여전히 TiN의 핀홀 또는 크랙에 의해 습식케미컬의 침투를 완전히 방지하지 못하고 있는 실정이다.
In order to solve this problem, in order to make SN TiN dense, annealing process or a method of forming SN TiN by ALD method has been proposed, but the penetration of wet chemicals by TiN pinholes or cracks is still completely prevented. I can't do it.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스토리지노드로 사용되는 TiN 막 중의 핀홀 또는 크랙에 의해 초래되는 킬링 결함을 방지할 수 있는 실린더형 캐패시터를 구비한 반도체메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and has a semiconductor memory device having a cylindrical capacitor capable of preventing a killing defect caused by pinholes or cracks in a TiN film used as a storage node, and the same. It is an object to provide a manufacturing method.

삭제delete

본 발명의 반도체 메모리 장치의 제조 방법은 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계; 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계; 상기 홀을 갖는 절연막 표면 상에 하부층을 형성하는 단계; 상기 하부층 상에 상기 하부층과 다른 이종 물질인 케미컬침투방지층을 형성하는 단계; 상기 케미컬침투방지층 상에 상기 하부층과 동종 물질인 상부층을 형성하는 단계; 상기 홀의 내부에만 잔류하도록 상기 절연막 표면 상부의 하부층, 케미컬침투방지층 및 상부층을 선택적으로 제거하여 실린더형 스토리지노드를 형성하는 단계; 습식케미컬을 이용하여 상기 절연막을 선택적으로 제거하는 단계; 상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하고, 상기 하부층, 케미컬침투방지층 및 상기 상부층은, 원자층증착 방식으로 증착하는 것을 특징으로 하고, 상기 하부층과 상부층은 TiN으로 형성하고, 상기 케미컬침투방지층은 Ti, Hf, Nb, W, Pt, Ru, Ir, Rh, Pd, RuO2 또는 IrO2 중에서 선택되는 것을 특징으로 한다.A method of manufacturing a semiconductor memory device according to the present invention includes forming a storage node contact plug on a semiconductor substrate; Forming an insulating layer on the storage node contact plug, the insulating layer having a hole for opening a surface of the storage node contact plug; Forming a lower layer on an insulating film surface having the hole; Forming a chemical penetration barrier layer different from the lower layer on the lower layer; Forming an upper layer of the same material as the lower layer on the chemical penetration barrier layer; Forming a cylindrical storage node by selectively removing the lower layer, the chemical penetration barrier layer, and the upper layer on the insulating film surface so as to remain only inside the hole; Selectively removing the insulating layer using a wet chemical; Forming a dielectric film on the cylindrical storage node; And forming a plate electrode on the dielectric layer, wherein the lower layer, the chemical penetration barrier layer and the upper layer are deposited by an atomic layer deposition method, and the lower layer and the upper layer are formed of TiN, and the chemical The penetration barrier layer is selected from Ti, Hf, Nb, W, Pt, Ru, Ir, Rh, Pd, RuO 2 or IrO 2 .

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도 2는 본 발명의 실시예에 따른 반도체메모리장치의 구조를 도시한 도면이다.2 is a diagram showing the structure of a semiconductor memory device according to an embodiment of the present invention.

도 2를 참조하면, 반도체기판(11) 상에 층간절연막(12)이 형성되고, 층간절연막(12)을 관통하는 스토리지노드콘택플러그(13)가 반도체 기판(11)의 일부와 연결된다. 여기서, 스토리지노드콘택플러그(13) 표면 상에 금속실리사이드막(17)이 형성되어 있다.Referring to FIG. 2, an interlayer insulating layer 12 is formed on the semiconductor substrate 11, and a storage node contact plug 13 penetrating the interlayer insulating layer 12 is connected to a portion of the semiconductor substrate 11. Here, the metal silicide film 17 is formed on the surface of the storage node contact plug 13.

그리고, 층간절연막(12) 상부에 스토리지노드콘택플러그(13)에 연결되는 삼 중층 구조의 실린더형 스토리지노드(100)가 형성된다. 여기서, 스토리지노드(100)는 하부 SN층(101), 중간 SN층(102) 및 상부 SN층(103)의 순서로 적층된 구조이며, 스토리지노드(100)의 하부를 지지하는 식각중지막(14)이 층간절연막(12) 상에 형성되어 있다.A cylindrical storage node 100 having a triple layer structure is formed on the interlayer insulating layer 12 to be connected to the storage node contact plug 13. Here, the storage node 100 is a stacked structure in the order of the lower SN layer 101, the middle SN layer 102 and the upper SN layer 103, the etch stop layer (supporting the lower portion of the storage node 100) 14 is formed on the interlayer insulating film 12.

그리고, 스토리지노드(100) 상부에 유전막(200)과 플레이트전극(300)이 형성된다.The dielectric film 200 and the plate electrode 300 are formed on the storage node 100.

도 2에서, 스토리지노드(100)로 사용된 하부 SN층(101)과 상부 SN층(103)은 동종 물질이며, 중간 SN층(102)은 하부 SN층(101) 및 상부 SN층(103)과 다른 이종 물질이다. 예컨대, 하부 SN층(101)과 상부 SN층(103)은 TiN이고, 중간 SN층(102)은 Ti, Hf, Nb, W, Pt, Ru, Ir, Rh 또는 Pd 중에서 선택되거나, 또는 RuO2 또는 IrO2 중에서 선택된다.In FIG. 2, the lower SN layer 101 and the upper SN layer 103 used as the storage node 100 are the same material, and the middle SN layer 102 is the lower SN layer 101 and the upper SN layer 103. And other heterogeneous materials. For example, the lower SN layer 101 and the upper SN layer 103 are TiN, and the middle SN layer 102 is selected from Ti, Hf, Nb, W, Pt, Ru, Ir, Rh or Pd, or RuO 2 Or IrO 2 .

위와 같이, 스토리지노드(100)는 동종 물질의 도전막 사이에 이종 물질의 도전막을 삽입한 삼중층 구조로 형성하므로써, 실린더형 스토리지노드(100)를 형성하기 위한 SN 산화막의 습식딥아웃 공정시 습식케미컬의 침투를 방지한다. 즉, 중간 SN층(102)이 케미컬의 침투 방지 역할을 한다. 이하, 제조 방법에서 자세히 설명하기로 한다.As described above, the storage node 100 is formed in a triple layer structure in which a conductive film of heterogeneous material is inserted between conductive films of the same material, and thus, the wet type during the wet dipout process of the SN oxide film for forming the cylindrical storage node 100. Prevents chemical penetration That is, the intermediate SN layer 102 serves to prevent chemical penetration. Hereinafter, the manufacturing method will be described in detail.

도 3a 내지 도 3e는 도 2에 도시된 반도체메모리장치의 제조 방법을 도시한 공정 단면도이다.3A to 3E are cross-sectional views illustrating a method of manufacturing the semiconductor memory device shown in FIG. 2.

도 3a에 도시된 바와 같이, 반도체 기판(21) 상부에 층간절연막(22)을 형성 한 후, 층간절연막(22)을 관통하여 반도체 기판(21)의 일부와 연결되는 스토리지노드콘택플러그(23)를 형성한다. 이때, 스토리지노드콘택플러그(23)는 폴리실리콘플러그이며, 스토리지노드콘택플러그(23) 형성전에 소자분리, 워드라인 및 비트라인 등의 DRAM 구성에 필요한 공정을 진행한다.As shown in FIG. 3A, after forming the interlayer dielectric layer 22 on the semiconductor substrate 21, the storage node contact plug 23 penetrating the interlayer dielectric layer 22 to be connected to a portion of the semiconductor substrate 21. To form. In this case, the storage node contact plug 23 is a polysilicon plug, and processes required for DRAM isolation such as device isolation, word lines, and bit lines before forming the storage node contact plug 23 are performed.

다음으로, 스토리지노드콘택플러그(23) 상부에 식각중지막(24)과 SN 산화막(25)을 적층 형성한다. 여기서, SN 산화막(25)은 실린더 구조의 스토리지노드가 형성될 홀을 제공하기 위한 산화막이고, 식각중지막(24)은 SN 산화막(25) 식각시 하부구조물이 식각되는 것을 방지하기 위한 식각배리어 역할을 한다. 바람직하게, 식각중지막(24)은 저압화학기상증착방식(LPCVD)의 실리콘질화막(Si3N4)으로 형성하며 그 두께는 500Å∼1500Å이고, SN 산화막(25)은 BPSG, USG, PETEOS 또는 HDP 산화막으로 형성한다.Next, an etch stop layer 24 and an SN oxide layer 25 are stacked on the storage node contact plug 23. Here, the SN oxide layer 25 is an oxide layer for providing a hole in which a storage node having a cylindrical structure is to be formed, and the etch stop layer 24 serves as an etching barrier to prevent the underlying structure from being etched when the SN oxide layer 25 is etched. Do it. Preferably, the etch stop film 24 is formed of a low pressure chemical vapor deposition (LPCVD) silicon nitride film (Si 3 N 4 ), the thickness is 500 ~ 1500Å, SN oxide film 25 is BPSG, USG, PETEOS or It is formed of an HDP oxide film.

다음으로, SN 산화막(25)과 식각중지막(24)을 순차적으로 식각하여 스토리지노드콘택플러그(23) 상부를 개방시키는 스토리지노드홀(26)을 형성한다.Next, the SN oxide layer 25 and the etch stop layer 24 are sequentially etched to form a storage node hole 26 that opens the upper portion of the storage node contact plug 23.

도 3b에 도시된 바와 같이, 스토리지노드홀(26) 아래에 노출된 스토리지노드콘택플러그(23) 표면에 오믹콘택을 형성하기 위한 금속실리사이드막(27)을 형성한다. 이때, 금속실리사이드막(27)은 티타늄실리사이드(Ti-silicide), 탄탈륨실리사이드(Ta-silicide), 몰리브덴실리사이드(Mo-silicide) 또는 니켈실리사이드(Ni-silicide)로 형성한다. 이러한 금속실리사이드막(27) 제조 공정은, 예컨대 티타늄실리사이드 공정은 전면에 티타늄막을 증착한 후 열처리를 진행하여 스토리지노드 콘택플러그(23)의 실리콘과 반응을 유도하여 티타늄실리사이드를 형성하고, 미반응 티타늄을 선택적으로 제거하는 순서로 진행한다.As shown in FIG. 3B, a metal silicide layer 27 for forming an ohmic contact is formed on a surface of the storage node contact plug 23 exposed under the storage node hole 26. In this case, the metal silicide layer 27 is formed of titanium silicide (Ti-silicide), tantalum silicide (Ta-silicide), molybdenum silicide (Mo-silicide), or nickel silicide (Ni-silicide). In the manufacturing process of the metal silicide layer 27, for example, the titanium silicide process is performed by depositing a titanium film on the entire surface and then performing heat treatment to induce reaction with silicon of the storage node contact plug 23 to form titanium silicide and unreacted titanium. Proceed in order to selectively remove.

다음으로, 금속실리사이드막(27)을 포함한 SN 산화막(25) 표면 상에 스토리지노드가 될 하부 SN층(Bottom SN layer, 101), 중간 SN층(Middle SN layer, 102) 및 상부 SN층(Top SN layer, 103)의 삼중층을 형성한다.Next, a bottom SN layer 101, a middle SN layer 102, and an upper SN layer (Top) to be storage nodes on the surface of the SN oxide layer 25 including the metal silicide layer 27 are formed. A triple layer of the SN layer 103 is formed.

여기서, 하부 SN층(101), 중간 SN층(102) 및 상부 SN층(103)은 PVD(Physical Vapor Deposition), CVD(Chemical Vapor Deposition), ALD(Atomica Layer Deposition) 또는 전기도금법(Electro plating)을 이용하여 각각 20Å∼300Å 두께로 증착한다.The lower SN layer 101, the middle SN layer 102, and the upper SN layer 103 may be formed of a physical vapor deposition (PVD), a chemical vapor deposition (CVD), an atom layer deposition (ALD), or an electroplating method. It is deposited to a thickness of 20 kPa to 300 kPa, respectively.

위와 같은 삼중층에서 하부 SN층(101)과 상부 SN층(103)은 동종 물질로 형성하는데, 예컨대 TiN으로 형성한다. In the triple layer as described above, the lower SN layer 101 and the upper SN layer 103 are formed of the same material, for example, TiN.

그리고, 중간 SN층(102)은 하부 SN층(101) 및 상부 SN층(103)과 다른 이종 물질로 형성하는데, 이는 후속 습식딥아웃 공정시 케미컬의 하부구조물로의 침투를 방지하기 위한 것이다. 예컨대, 중간 SN층(102)은 Ti, Hf, Nb, W, Pt, Ru, Ir, Rh 또는 Pd 중에서 선택되는 금속막 또는 RuO2 또는 IrO2 중에서 선택되는 전도성 금속산화막으로 형성하고, 이와 같은 중간 SN층(102)은 습식케미컬이 캐패시터의 하부구조로 침투하는 것을 방지하는 케미컬침투방지층 역할을 한다.In addition, the intermediate SN layer 102 is formed of a heterogeneous material different from the lower SN layer 101 and the upper SN layer 103 to prevent penetration of the chemical into the substructure during the subsequent wet dipout process. For example, the intermediate SN layer 102 is formed of a metal film selected from Ti, Hf, Nb, W, Pt, Ru, Ir, Rh, or Pd, or a conductive metal oxide film selected from RuO 2 or IrO 2 . The SN layer 102 serves as a chemical penetration barrier that prevents the wet chemical from penetrating into the capacitor's substructure.

상기한 스토리지노드의 중간 SN층(102)은 케미컬의 하부구조물로의 침투 방지 효과를 극대화시키기 위해 ALD 방식을 이용하는 경우가 나머지 증착 방식보다 유리한데, 그 이유는 스토리지노드홀(26)의 바닥 모서리에서의 스토리지노드의 구조를 강화시켜 주기 위함이다. 즉, 스텝커버리지 특성이 우수한 것으로 알려진 ALD 방식으로 중간 SN층(102)을 증착하여 스토리지노드홀(26)의 바닥 및 측벽에서 균일한 두께를 갖도록 해준다. 반면에, CVD 방식으로 중간 SN층(102)을 증착하는 경우에는, CVD 방식이 ALD 방식에 비해 스텝커버리지특성이 다소 열악한 것으로 알려져 있으므로 스토리지노드홀(26)의 바닥 모서리의 두께가 스토리지노드홀(26)의 측벽 및 바닥 표면에서의 두께보다 얇아질 수 있다. 이처럼 스토리지노드홀(26)의 바닥 모서리의 두께가 얇으면 후속 습식딥아웃공정시 스토리지노드의 바닥부분에서 케미컬의 침투에 취약해질 수 있다.The intermediate SN layer 102 of the storage node is advantageous to use the ALD method to maximize the effect of preventing the penetration of the chemical into the substructure, because the bottom edge of the storage node hole 26 This is to strengthen the structure of the storage node. That is, by depositing the intermediate SN layer 102 in an ALD method known to have excellent step coverage characteristics, it has a uniform thickness at the bottom and sidewalls of the storage node hole 26. On the other hand, in the case of depositing the intermediate SN layer 102 by the CVD method, the step coverage characteristics of the CVD method are known to be somewhat inferior to those of the ALD method. It may be thinner than the thickness at the side wall and bottom surface of 26). As such, if the thickness of the bottom edge of the storage node hole 26 is thin, it may be vulnerable to chemical penetration from the bottom portion of the storage node during the subsequent wet deep-out process.

이러한 ALD 방식에 의한 효과를 감안하면 하부 SN층(101)과 상부 SN층(103)도 ALD 방식으로 증착하는 경우가 나머지 증착방식보다 스토리지노드의 바닥부분을 강화시키는데 유리하다.In consideration of the effects of the ALD method, the lower SN layer 101 and the upper SN layer 103 are also advantageous in strengthening the bottom portion of the storage node than the other deposition methods.

위와 같은 일련의 공정에 의해서 스토리지노드로 사용될 물질을 하부 SN층(101), 중간 SN층(102) 및 상부 SN층(103)의 삼중층 구조로 형성해주고, 특히 삼중층을 모두 ALD 방식으로 증착해주므로써 스토리지노드홀(26)의 바닥 모서리에서의 스토리지노드 구조를 강화시켜준다.By the above process, the material to be used as the storage node is formed in the triple layer structure of the lower SN layer 101, the middle SN layer 102, and the upper SN layer 103, and in particular, all the triple layers are deposited in an ALD method. By doing so, the storage node structure at the bottom edge of the storage node hole 26 is strengthened.

도 3c에 도시된 바와 같이, 스토리지노드홀(26)의 내부에만 실린더형 스토리지노드(100)를 형성하는 스토리지노드 분리(Storage node isolation) 공정을 진행한다. 이때, 스토리지노드(100)는 하부 SN층(101), 중간 SN층(102) 및 상부 SN층(103)의 삼중층 구조이다. As illustrated in FIG. 3C, a storage node isolation process of forming the cylindrical storage node 100 only in the storage node hole 26 is performed. In this case, the storage node 100 has a triple layer structure of a lower SN layer 101, an intermediate SN layer 102, and an upper SN layer 103.                     

상기 스토리지노드 분리 공정은, 스토리지노드홀(26)을 제외한 SN 산화막(26) 표면 상부에 형성된 하부 SN층(101), 중간 SN층(102)과 상부 SN층(103)을 화학적기계적연마(CMP) 또는 에치백으로 제거하여 실린더형 스토리지노드(100)를 형성하는 것이다. 여기서, 화학적기계적연마 또는 에치백 공정시에 연마재나 식각된 입자 등의 불순물이 실린더형 스토리지노드(100) 내부에 부착되는 등의 우려가 있으므로, 스텝커버리지 특성이 좋은 포토레지스트로 스토리지노드홀(26)의 내부를 모두 채운 후에, SN 산화막(25)이 노출될 때까지 연마 또는 에치백을 수행하고, 포토레지스트를 애싱(ashing)하여 제거하는 것이 좋다. The storage node separation process is performed by chemical mechanical polishing (CMP) of the lower SN layer 101, the intermediate SN layer 102 and the upper SN layer 103 formed on the surface of the SN oxide layer 26 except for the storage node hole 26. Or by removing the etch back to form a cylindrical storage node (100). In this case, impurities such as abrasives or etched particles may adhere to the inside of the cylindrical storage node 100 during the chemical mechanical polishing or etch back process, and thus the storage node hole 26 may be a photoresist having good step coverage characteristics. After all of the inside of the C) is filled, it is preferable to perform polishing or etching back until the SN oxide film 25 is exposed, and ashing and removing the photoresist.

도 3d에 도시된 바와 같이, SN 산화막(26)을 선택적으로 습식딥아웃하여 스토리지노드(100)의 내벽 및 외벽을 모두 드러낸다.As shown in FIG. 3D, the SN oxide layer 26 is selectively wetted out to expose both the inner and outer walls of the storage node 100.

이때, 습식딥아웃 공정은 주로 불산(HF) 용액을 이용하여 진행하는데, 산화막으로 형성한 SN 산화막(26)이 불산용액에 의해 식각된다. 한편, SN 산화막(26) 아래의 식각중지막(23)은 산화막의 습식식각시 선택비를 갖는 실리콘질화막으로 형성했기 때문에 습식케미컬에 의해 식각되지 않는다.At this time, the wet dip-out process is mainly performed using a hydrofluoric acid (HF) solution, the SN oxide film 26 formed of an oxide film is etched by the hydrofluoric acid solution. On the other hand, since the etch stop film 23 under the SN oxide film 26 is formed of a silicon nitride film having a selectivity in wet etching of the oxide film, it is not etched by the wet chemical.

위와 같은 습식케미컬 적용시에 불산용액이 스토리지노드(100)의 바닥부분을 관통하여 하부의 층간절연막(24)으로 침투할 수 있으나, 본 발명의 스토리지노드(100)가 동종 물질인 하부 SN층(101)과 상부 SN층(103) 사이에 이종 물질인 중간 SN층(102)을 삽입한 구조를 갖기 때문에 불산용액이 중간 SN층(102)에 의해 스토리지노드(100)를 관통하지 못한다. Hydrofluoric acid solution may penetrate the bottom interlayer insulating layer 24 through the bottom of the storage node 100 when the wet chemical is applied, but the lower SN layer (the storage node 100 of the present invention) is the same material. Since the intermediate SN layer 102 which is a heterogeneous material is inserted between the 101 and the upper SN layer 103, the hydrofluoric acid solution does not penetrate the storage node 100 by the intermediate SN layer 102.

즉, 비록 TiN으로 형성한 상부 SN층(103)에 핀홀 또는 크랙이 발생하여 불산 용액이 상부 SN층(103)을 관통한다고 하더라도, 상부 SN층(103)과 다른 이종 물질인 중간 SN층(102)이 상부 SN층(103)을 관통하는 불산용액을 저지시킨다.That is, even if a pinhole or crack occurs in the upper SN layer 103 formed of TiN and the hydrofluoric acid solution penetrates the upper SN layer 103, the intermediate SN layer 102, which is a different material from the upper SN layer 103, is different. ) Blocks the hydrofluoric acid solution penetrating the upper SN layer 103.

아울러, 중간 SN층(102)은 불산용액과 같은 산화막 식각 용액에 의해 어떠한 어택도 받지 않는 금속막 또는 금속산화막이므로 불산용액이 스토리지노드(100)를 관통하는 것이 더욱더 억제된다.In addition, since the intermediate SN layer 102 is a metal film or a metal oxide film which is not subjected to any attack by an oxide film etching solution such as hydrofluoric acid solution, the hydrofluoric acid solution is further suppressed from penetrating the storage node 100.

도 3e에 도시된 바와 같이, 스토리지노드(100) 상에 유전막(200)과 플레이트전극(300)을 순차적으로 형성한다. 이때, 유전막(200)은 HfO2 단독 또는 Al2O 3와 HfO2의 적층 구조로 형성하고, 플레이트전극(300)은 TiN, 텅스텐(W) 또는 루테늄(Ru) 중에서 선택된다.As shown in FIG. 3E, the dielectric layer 200 and the plate electrode 300 are sequentially formed on the storage node 100. In this case, the dielectric layer 200 is formed of HfO 2 alone or a stacked structure of Al 2 O 3 and HfO 2 , and the plate electrode 300 is selected from TiN, tungsten (W) or ruthenium (Ru).

본 발명은 스토리지노드로 TiN을 적용하는데 한정되지 않고, 단일 금속막을 이용하는 모든 실린더 구조의 캐패시터에서 금속막을 관통하는 습식케미컬의 침투경로를 차단해주기 위해서 서로 다른 금속막 또는 도전막으로 스토리지노드를 형성하는 캐패시터에 적용 가능하다. 예를 들면, 스토리지노드가 TiN과 같은 질화메탈계열의 VN(Vanadium nitride), HfN(Hafnium nitride)을 사용하는 경우도 가능하다.The present invention is not limited to the application of TiN as a storage node, and the storage node is formed of different metal layers or conductive layers to block the penetration path of the wet chemical through the metal layer in the capacitor of all cylinder structures using a single metal layer. Applicable to capacitors. For example, it is also possible that the storage node uses VN (Vanadium nitride) or HfN (HfN nitride) of a metal nitride series such as TiN.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 서로 다른 이종 물질로 스토리지노드를 형성하여 습식 딥아웃 공정시에 캐패시터 하부 구조로 침투하는 습식케미컬의 침투 경로를 차단해주므로써 신뢰성이 우수한 반도체 메모리 장치를 고수율로 제조할 수 있는 효과가 있다.The present invention described above can form a storage node with different heterogeneous materials to block the penetration path of the wet chemical that penetrates into the capacitor substructure during the wet deep-out process, thereby manufacturing a highly reliable semiconductor memory device with high yield. It works.

Claims (12)

삭제delete 삭제delete 삭제delete 삭제delete 반도체 기판 상부에 스토리지노드콘택플러그를 형성하는 단계;Forming a storage node contact plug on the semiconductor substrate; 상기 스토리지노드콘택플러그 상부에 상기 스토리지노드콘택플러그 표면을 개방시키는 홀을 갖는 절연막을 형성하는 단계;Forming an insulating layer on the storage node contact plug, the insulating layer having a hole for opening a surface of the storage node contact plug; 상기 홀을 갖는 절연막 표면 상에 하부층을 형성하는 단계;Forming a lower layer on an insulating film surface having the hole; 상기 하부층 상에 상기 하부층과 다른 이종 물질인 케미컬침투방지층을 형성하는 단계;Forming a chemical penetration barrier layer different from the lower layer on the lower layer; 상기 케미컬침투방지층 상에 상기 하부층과 동종 물질인 상부층을 형성하는 단계; Forming an upper layer of the same material as the lower layer on the chemical penetration barrier layer; 상기 홀의 내부에만 잔류하도록 상기 절연막 표면 상부의 하부층, 케미컬침투방지층 및 상부층을 선택적으로 제거하여 실린더형 스토리지노드를 형성하는 단계;Forming a cylindrical storage node by selectively removing the lower layer, the chemical penetration barrier layer, and the upper layer on the insulating film surface so as to remain only inside the hole; 습식케미컬을 이용하여 상기 절연막을 선택적으로 제거하는 단계;Selectively removing the insulating layer using a wet chemical; 상기 실린더형 스토리지노드 상에 유전막을 형성하는 단계; 및Forming a dielectric film on the cylindrical storage node; And 상기 유전막 상에 플레이트전극을 형성하는 단계를 포함하고,Forming a plate electrode on the dielectric layer; 상기 하부층, 케미컬침투방지층 및 상기 상부층은, 원자층증착 방식으로 증착하는 반도체 메모리 장치의 제조 방법.And manufacturing the lower layer, the chemical penetration barrier layer, and the upper layer by atomic layer deposition. 삭제delete 삭제delete 삭제delete 제5항에 있어서,The method of claim 5, 상기 하부층과 상부층은 동일 금속막이고, 상기 케미컬침투방지층은 상기 하부층 및 상부층과는 다른 이종 금속막으로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And the lower layer and the upper layer are the same metal film, and the chemical penetration barrier layer is formed of a dissimilar metal film different from the lower layer and the upper layer. 제9항에 있어서,The method of claim 9, 상기 하부층과 상부층은 TiN으로 형성하고, 상기 케미컬침투방지층은 Ti, Hf, Nb, W, Pt, Ru, Ir, Rh 또는 Pd 중에서 선택되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And the lower layer and the upper layer are formed of TiN, and the chemical penetration barrier layer is selected from Ti, Hf, Nb, W, Pt, Ru, Ir, Rh, or Pd. 제9항에 있어서,The method of claim 9, 상기 하부층과 상부층은 TiN으로 형성하고, 상기 케미컬침투방지층은 RuO2 또는 IrO2 중에서 선택되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.And the lower layer and the upper layer are formed of TiN, and the chemical penetration barrier layer is selected from RuO 2 or IrO 2 . 제5항에 있어서,The method of claim 5, 상기 하부층, 상부층 및 상기 케미컬침투방지층은, 각각 20Å∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.The lower layer, the upper layer, and the chemical penetration barrier layer are each formed in a thickness of 20 kPa to 300 kPa.
KR1020040060292A 2004-07-30 2004-07-30 Semiconductor memory device having cylinder type capacitor and method for fabricating the same KR100679968B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040060292A KR100679968B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device having cylinder type capacitor and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040060292A KR100679968B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device having cylinder type capacitor and method for fabricating the same

Publications (2)

Publication Number Publication Date
KR20060011443A KR20060011443A (en) 2006-02-03
KR100679968B1 true KR100679968B1 (en) 2007-02-08

Family

ID=37121486

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040060292A KR100679968B1 (en) 2004-07-30 2004-07-30 Semiconductor memory device having cylinder type capacitor and method for fabricating the same

Country Status (1)

Country Link
KR (1) KR100679968B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024717B1 (en) * 2008-09-12 2011-03-24 주식회사 하이닉스반도체 Capacitor of semiconductor device and method for forming the same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712502B1 (en) * 2004-11-30 2007-05-02 삼성전자주식회사 Metal-Insulator-Metal capacitor and method for manufacturing the same
KR100826978B1 (en) * 2005-09-29 2008-05-02 주식회사 하이닉스반도체 Method for forming capacitor of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101024717B1 (en) * 2008-09-12 2011-03-24 주식회사 하이닉스반도체 Capacitor of semiconductor device and method for forming the same

Also Published As

Publication number Publication date
KR20060011443A (en) 2006-02-03

Similar Documents

Publication Publication Date Title
US7470595B2 (en) Oxidizing a metal layer for a dielectric having a platinum electrode
JPH09289296A (en) Ferroelectric capacitor and its manufacture
US20060134855A1 (en) Method for fabricating capacitor of semiconductor device
KR100639219B1 (en) Method for forming capacitor of semiconductor device
US7504300B2 (en) Method for fabricating semiconductor memory device having cylinder type storage node
KR100414872B1 (en) Semiconductor device and fabricating method of the same
KR100679968B1 (en) Semiconductor memory device having cylinder type capacitor and method for fabricating the same
JP2002026135A (en) Manufacturing method for capacitor of semiconductor element
JP4771589B2 (en) Capacitor manufacturing method for semiconductor device
KR100384867B1 (en) Method for fabricating capacitor
KR100693786B1 (en) Method for manufacturing semiconductor device
KR100685674B1 (en) Method of fabrication capacitor
KR100677769B1 (en) Capacitor and method for fabricating the same
KR100622610B1 (en) Capacitor in semiconductor device and method for manufacturing the same
KR100624326B1 (en) Method of Forming Capacitor in Semiconductor Device
KR100464938B1 (en) A method for forming capacitor using polysilicon plug structure in semiconductor device
KR100968425B1 (en) Method for manufacturing semiconductor device
KR100722987B1 (en) Method for manufacturing semiconductor device
JP4632620B2 (en) Manufacturing method of semiconductor device
KR20040051070A (en) Method for fabricating a semiconductor device having metal storage node
JP2002190581A (en) Semiconductor device and manufacturing method therefor
KR100628377B1 (en) Method for fabricating capacitor
KR20060128160A (en) Method for manufacturing capacitor in semiconductor device
KR20060039586A (en) Semiconductor device and method for fabricating the same
KR20060074993A (en) Semiconductor memory device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee