JP2006303544A - Semiconductor memory device and method of manufacturing the same - Google Patents
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Abstract
Description
この発明は、DRAMやFeRAM等の半導体メモリ装置に関し、特に強誘電体または高誘電体膜を用いたスタックドキャパシタ及びそのスタックドキャパシタを搭載した半導体メモリ装置およびその製造方法に関するものである。 The present invention relates to a semiconductor memory device such as a DRAM or an FeRAM, and more particularly to a stacked capacitor using a ferroelectric or high dielectric film, a semiconductor memory device mounted with the stacked capacitor, and a manufacturing method thereof.
最先端DRAMでは、そのセル面積の縮小化に伴い、従来のシリコン酸窒化膜を用いた3次元キャパシタ構造による対応だけでは、製造プロセスが複雑かつ困難となり、その結果、十分なキャパシタ容量を得ることが出来なくなってきている。 In the state-of-the-art DRAM, as the cell area is reduced, the manufacturing process becomes complicated and difficult only by the correspondence with the conventional three-dimensional capacitor structure using the silicon oxynitride film. As a result, sufficient capacitor capacity can be obtained. Is becoming impossible.
そこで、キャパシタに用いる誘電体を誘電率の大きいものに変える必要性が生じてきた。そのような誘電率の高い材料として、(Ba,Sr)TiO3,Ta2O5等の高誘電体材料やPZT,SBT,BLTなどの酸化物セラミックの強誘電体材料がある。また、これらの誘電体膜を用いるためには、それらを結晶成長させるための下地層となるべき電極材料として、Pt,Pd,Rh,Ni,Wなどの金属や、Pt,Pd,Rh,Ni,Wなどの合金や、Ru/RuO2,Ir/IrO2などの金属積層膜を用いる必要がある。 Therefore, it has become necessary to change the dielectric used for the capacitor to one having a high dielectric constant. Examples of such a material having a high dielectric constant include high dielectric materials such as (Ba, Sr) TiO 3 and Ta 2 O 5 and ferroelectric materials such as oxide ceramics such as PZT, SBT, and BLT. Further, in order to use these dielectric films, as an electrode material to be a base layer for crystal growth of them, metals such as Pt, Pd, Rh, Ni, W, Pt, Pd, Rh, Ni , W, or a metal laminated film such as Ru / RuO 2 , Ir / IrO 2 must be used.
また、高誘電体材料および強誘電体材料は還元性雰囲気により容易に還元するという問題がある。 In addition, there is a problem that high dielectric materials and ferroelectric materials are easily reduced by a reducing atmosphere.
一方、混載DRAMや混載FeRAMでは、トランジスタとの互換性を維持するために、水素シンタが必要である。さらに、メモリ素子の製造工程時、半導体素子を湿気、または粉塵などの外部の有害環境から保護するため、金属配線上にパッシベーション膜を形成する工程がある。このパッシベーション膜のデポは、水素雰囲気中で行なわれる。また、配線工程においても、水素雰囲気で処理される工程が多い。 On the other hand, the embedded DRAM and the embedded FeRAM require a hydrogen sinter in order to maintain compatibility with the transistor. Furthermore, there is a step of forming a passivation film on the metal wiring in order to protect the semiconductor device from an external harmful environment such as moisture or dust during the manufacturing process of the memory device. The passivation film is deposited in a hydrogen atmosphere. Also, in the wiring process, many processes are performed in a hydrogen atmosphere.
これらの水素ガスがメモリセルのキャパシタの性質を低下させる。すなわち、水素ガス及びイオンがキャパシタに至って誘電体を成す酸素原子と反応してキャパシタの特性を低下させる。 These hydrogen gases deteriorate the properties of the memory cell capacitor. That is, hydrogen gas and ions reach the capacitor and react with oxygen atoms forming a dielectric, thereby degrading the characteristics of the capacitor.
従って、スタックドキャパシタを有する半導体メモリ装置では、キャパシタを水素が通過しない膜(以降、水素バリア膜と呼ぶ)で囲み、水素が誘電体に至るのを防止しなければならない。そのために、キャパシタの周りを絶縁性水素バリア膜で囲い、更に下部電極からの水素侵入を防止するために下部電極とプラグ膜の間に導電性水素バリア膜を設ける必要がある(例えば、特許文献1参照。)。 Therefore, in a semiconductor memory device having a stacked capacitor, the capacitor must be surrounded by a film through which hydrogen does not pass (hereinafter referred to as a hydrogen barrier film) to prevent hydrogen from reaching the dielectric. Therefore, it is necessary to surround the capacitor with an insulating hydrogen barrier film and to provide a conductive hydrogen barrier film between the lower electrode and the plug film in order to prevent hydrogen intrusion from the lower electrode (for example, Patent Documents). 1).
図6は、従来の誘電体膜を用いたスタック構造のキャパシタを有する半導体メモリ装置の構成を示す断面図である。絶縁性水素バリア膜については、キャパシタを囲むように種々の方法で形成されるため、ここでは省略する。 FIG. 6 is a cross-sectional view showing a configuration of a semiconductor memory device having a capacitor having a stack structure using a conventional dielectric film. The insulating hydrogen barrier film is omitted here because it is formed by various methods so as to surround the capacitor.
同図において、601は半導体基板、602はSTI分離領域、603は不純物領域、604は拡散層、605はゲート酸化膜、606はゲート電極、607は層間絶縁膜、608はコンタクトホール、609はコンタクトホール608を埋めるプラグ、610は導電性水素バリア膜、611はスタックドキャパシタの下部電極、612はシリコン酸化膜のスペーサ膜、613は強誘電体膜または高誘電体膜、614はスタックドキャパシタの上部電極、615はキャパシタ層間絶縁膜である。
In this figure, 601 is a semiconductor substrate, 602 is an STI isolation region, 603 is an impurity region, 604 is a diffusion layer, 604 is a gate oxide film, 606 is a gate electrode, 607 is an interlayer insulating film, 608 is a contact hole, and 609 is a contact hole.
上記した従来の半導体メモリ装置では、プラグ609は層間絶縁膜607内に形成されたコンタクトホール608と層間絶縁膜607の上面上にプラグ膜を形成し、この層間絶縁膜607の上面上のプラグ膜をCMP法やエッチバック法により除去することにより形成される。
In the conventional semiconductor memory device described above, the
次に、コンタクトプラグ形成工程を説明する。まず、図7(a)に示すように半導体基板701表面にSTI分離領域702、トランジスタの不純物領域703、ゲート酸化膜704、ゲート電極705を形成し、その上に層間絶縁膜706を形成する。
Next, a contact plug forming process will be described. First, as shown in FIG. 7A, an
次に、図7(b)に示すように層間絶縁膜706をマスクしてコンタクト開孔パターンを形成させ、この層を例えば反応性イオンエッチ(RIE)法によりエッチングして、絶縁層の上部表面からウェハ中にコンタクト開孔707を作り、特定アクティブ領域703との電気的接触を行なわせる。
Next, as shown in FIG. 7B, the
次に、図7(c)に示すように、プラグ膜708をCVD法、スパッタリング法またはめっき法によりコンタクトプラグ内と層間絶縁膜上に形成する。
Next, as shown in FIG. 7C, a
次に、図7(d)に示すように、層間絶縁膜706上のプラグ膜708をCMP法やエッチバック法により除去し、コンタクトプラグ内にプラグ膜709を残す。このとき、エッチバックでの除去時には、オーバーエッチングがかかり、プラグ上に図7(d)に示すような凹み710が形成される。また、CMPでの除去時にも、スラリーの化学的作用とポリッシングパッドの圧縮作用により、ある程度の量のタングステン膜がコンタクトから取り除かれて、図7(d)に示すように凹部形状710になる。
上記したように、従来のコンタクトプラグの形成方法においては、プラグ上に凹部ができる。半導体メモリ装置において、この凹部の上に水素バリア膜を形成すると、図6に示したように導電性水素バリア膜610が凹部形状に形成される。
As described above, in the conventional method for forming a contact plug, a recess is formed on the plug. In the semiconductor memory device, when a hydrogen barrier film is formed on the recess, the conductive
この部分では、リセスからある膜厚までは水素バリア膜の結晶性が局所段差により不均一に形成され、水素バリア性が低下するという問題がある。 In this portion, there is a problem that the crystallinity of the hydrogen barrier film is unevenly formed by local steps from the recess to a certain film thickness, and the hydrogen barrier property is lowered.
したがって、この発明の目的は、かかる課題に鑑みてなされたものであり、タングステンもしくは他の導電性材料からなるコンタクトプラグ上に凹部が生じても、その上に形成される膜の水素バリア性を低下させない半導体メモリ装置およびその製造方法を提供することである。 Therefore, an object of the present invention is made in view of such a problem, and even if a recess is formed on a contact plug made of tungsten or other conductive material, the hydrogen barrier property of a film formed thereon is improved. It is an object of the present invention to provide a semiconductor memory device and a method for manufacturing the same that are not reduced.
上記課題を解決するためにこの発明の請求項1記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に形成されたプラグと、同一平面に揃えた前記プラグと前記絶縁性水素バリア膜の上面に、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた。 In order to solve the above problems, a semiconductor memory device according to claim 1 of the present invention is a semiconductor memory device having a transistor formed on a semiconductor substrate and a capacitor connected to the transistor, the semiconductor memory device having the transistor on the semiconductor substrate. Impurities of the transistor penetrate through the interlayer insulating film formed to cover the transistor, the insulating hydrogen barrier film formed on the interlayer insulating film, the interlayer insulating film and the insulating hydrogen barrier film A contact hole formed to reach the surface of the diffusion layer, a plug formed in the contact hole, the plug aligned on the same plane, and the upper surface of the insulating hydrogen barrier film, And a conductive hydrogen barrier film formed to be a lower layer.
請求項2記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に、上面が前記絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、前記絶縁性水素バリア膜上面と前記プラグ上面とで形成された凹部内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた。 3. The semiconductor memory device according to claim 2, wherein the semiconductor memory device includes a transistor formed on a semiconductor substrate and a capacitor that is electrically connected to the transistor, and is an interlayer formed on the semiconductor substrate so as to cover the transistor. An insulating film, an insulating hydrogen barrier film formed on the interlayer insulating film, and formed to penetrate the interlayer insulating film and the insulating hydrogen barrier film to reach the surface of the impurity diffusion layer of the transistor In a recess formed by a contact hole, a plug formed in the contact hole so that the upper surface is positioned lower than the upper surface of the insulating hydrogen barrier film, and the upper surface of the insulating hydrogen barrier film and the upper surface of the plug And a conductive hydrogen barrier film formed by flattening the upper surface so as to be the lowermost layer of the lower electrode of the capacitor.
請求項3記載の半導体メモリ装置は、半導体基板上に形成されたトランジスタとこのトランジスタに導通するキャパシタとを有する半導体メモリ装置であって、前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、前記層間絶縁膜上に形成された絶縁性水素バリア膜と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた。 4. The semiconductor memory device according to claim 3, wherein the semiconductor memory device includes a transistor formed on a semiconductor substrate and a capacitor connected to the transistor, and is an interlayer formed on the semiconductor substrate so as to cover the transistor. An insulating film, an insulating hydrogen barrier film formed on the interlayer insulating film, and formed to penetrate the interlayer insulating film and the insulating hydrogen barrier film to reach the surface of the impurity diffusion layer of the transistor A contact hole and a conductive hydrogen barrier film formed by filling the inside of the contact hole and flattening the upper surface so as to be the lowermost layer of the lower electrode of the capacitor are provided.
請求項4記載の半導体メモリ装置は、請求項1,2または3記載の半導体メモリ装置において、前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している。 According to a fourth aspect of the present invention, in the semiconductor memory device according to the first, second, or third aspect, the upper surface of the insulating hydrogen barrier film and the lower surface of the conductive hydrogen barrier film are in direct contact with each other.
請求項5記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第5工程と、前記凹部の深さ分だけ前記絶縁性水素バリア膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第6工程と、前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第7工程とを含む。 6. The method of manufacturing a semiconductor memory device according to claim 5, wherein the transistor formed on the semiconductor substrate is electrically connected to the capacitor and a hydrogen barrier film for preventing hydrogen from entering the capacitor is provided. A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor; a second step of forming an insulating hydrogen barrier film on the interlayer insulating film; the interlayer insulating film; A third step of forming a contact hole penetrating the insulating hydrogen barrier film and reaching the surface of the impurity diffusion layer of the transistor; and forming a plug film on the insulating hydrogen barrier film so as to fill the contact hole In a fourth step, the upper surface of the insulating hydrogen barrier film is exposed, and the upper surface of the plug film in the contact hole is exposed to the insulating hydrogen barrier film. A fifth step of burying and forming a plug in the contact hole by removing the plug film so that a recess lower than the upper surface of the film is formed; and the insulating hydrogen by the depth of the recess Removing the barrier film, and forming a conductive hydrogen barrier film on the upper surface of the plug and the upper surface of the insulating hydrogen barrier film, a sixth step of aligning the upper surface of the plug and the insulating hydrogen barrier film on the same plane; A seventh step.
請求項6記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第5工程と、前記凹部を含む前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第6工程と、前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第7工程とを含む。 A method of manufacturing a semiconductor memory device according to claim 6 is a method of manufacturing a semiconductor memory device in which a transistor formed on a semiconductor substrate and a capacitor are electrically connected and a hydrogen barrier film is provided to prevent hydrogen from entering the capacitor. A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor; a second step of forming an insulating hydrogen barrier film on the interlayer insulating film; the interlayer insulating film; A third step of forming a contact hole penetrating the insulating hydrogen barrier film and reaching the surface of the impurity diffusion layer of the transistor; and forming a plug film on the insulating hydrogen barrier film so as to fill the contact hole In a fourth step, the upper surface of the insulating hydrogen barrier film is exposed, and the upper surface of the plug film in the contact hole is exposed to the insulating hydrogen barrier film. Removing the plug film so that a recess lower than the upper surface of the film is formed, thereby embedding and forming a plug in the contact hole; and on the insulating hydrogen barrier film including the recess A sixth step of forming a conductive hydrogen barrier film, and a seventh step of planarizing the conductive hydrogen barrier film so that the insulating hydrogen barrier film is not exposed.
請求項7記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第4工程と、前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第5工程とを含む。 The method for manufacturing a semiconductor memory device according to claim 7 is a method for manufacturing a semiconductor memory device in which a transistor formed on a semiconductor substrate and a capacitor are electrically connected and a hydrogen barrier film is provided to prevent hydrogen from entering the capacitor. A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor; a second step of forming an insulating hydrogen barrier film on the interlayer insulating film; the interlayer insulating film; A third step of forming a contact hole penetrating the insulating hydrogen barrier film and reaching the surface of the impurity diffusion layer of the transistor; and a conductive hydrogen barrier film on the insulating hydrogen barrier film so as to fill the contact hole And a fifth step of planarizing the conductive hydrogen barrier film so that the insulating hydrogen barrier film is not exposed.
請求項8記載の半導体メモリ装置の製造方法は、半導体基板上に形成されたトランジスタとキャパシタとを導通するとともに、前記キャパシタへの水素侵入を防止する水素バリア膜を設ける半導体メモリ装置の製造方法であって、前記半導体基板上に前記トランジスタを覆うように第1層間絶縁膜を形成する第1工程と、前記第1層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、前記絶縁性水素バリア膜上に、プラグ形成時に生じるリセスの深さに相当する膜厚を持つ第2層間絶縁膜を形成する第3工程と、前記第1層間絶縁膜と前記絶縁性水素バリア膜と前記第2層間絶縁膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第4工程と、前記コンタクトホール内を埋め込むように前記第2層間絶縁膜上にプラグ膜を形成する第5工程と、前記第2層間絶縁膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記第2層間絶縁膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第6工程と、前記絶縁性水素バリア膜が露出するまで前記第2層間絶縁膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第7工程と、前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第8工程とを含む。 The method of manufacturing a semiconductor memory device according to claim 8 is a method of manufacturing a semiconductor memory device in which a transistor formed on a semiconductor substrate and a capacitor are electrically connected and a hydrogen barrier film is provided to prevent hydrogen from entering the capacitor. A first step of forming a first interlayer insulating film on the semiconductor substrate so as to cover the transistor, a second step of forming an insulating hydrogen barrier film on the first interlayer insulating film, and the insulation A third step of forming a second interlayer insulating film having a thickness corresponding to the depth of the recess generated when the plug is formed on the insulating hydrogen barrier film; the first interlayer insulating film; the insulating hydrogen barrier film; A fourth step of forming a contact hole penetrating through the second interlayer insulating film and reaching the surface of the impurity diffusion layer of the transistor; and the second step so as to fill the contact hole. A fifth step of forming a plug film on the inter-layer insulating film; and an upper surface of the second interlayer insulating film is exposed, and a recess in which the upper surface of the plug film in the contact hole is lower than the upper surface of the second interlayer insulating film is formed. The plug film is removed so as to be formed, so that a plug is embedded in the contact hole, and the second interlayer insulating film is removed until the insulating hydrogen barrier film is exposed. A seventh step of aligning the upper surfaces of the plug and the insulating hydrogen barrier film on the same plane; and an eighth step of forming a conductive hydrogen barrier film on the upper surface of the plug and the upper surface of the insulating hydrogen barrier film. including.
請求項9記載の半導体メモリ装置の製造方法は、請求項8記載の半導体メモリ装置の製造方法において、第2層間絶縁膜を、絶縁性水素バリア膜との選択比が2以上の条件で除去する。 A method for manufacturing a semiconductor memory device according to claim 9 is the method for manufacturing a semiconductor memory device according to claim 8, wherein the second interlayer insulating film is removed under a condition that the selection ratio to the insulating hydrogen barrier film is 2 or more. .
請求項10記載の半導体メモリ装置の製造方法は、請求項5,6または8記載の半導体メモリ装置の製造方法において、プラグ膜の材料がWを含み、前記プラグ膜の除去にCMP法を用いる。 A method of manufacturing a semiconductor memory device according to a tenth aspect is the method of manufacturing a semiconductor memory device according to the fifth, sixth, or eighth aspect, wherein the plug film material contains W, and a CMP method is used to remove the plug film.
請求項11記載の半導体メモリ装置の製造方法は、請求項5,6または7記載の半導体メモリ装置の製造方法において、絶縁性水素バリア膜がSiN膜である。 The method for manufacturing a semiconductor memory device according to claim 11 is the method for manufacturing a semiconductor memory device according to claim 5, 6 or 7, wherein the insulating hydrogen barrier film is a SiN film.
請求項12記載の半導体メモリ装置の製造方法は、請求項6記載の半導体メモリ装置の製造方法において、導電性水素バリア膜の形成をCVD法により行う。 A method of manufacturing a semiconductor memory device according to a twelfth aspect is the method of manufacturing a semiconductor memory device according to the sixth aspect, wherein the conductive hydrogen barrier film is formed by a CVD method.
請求項13記載の半導体メモリ装置の製造方法は、請求項5,6,7または8記載の半導体メモリ装置の製造方法において、前記絶縁性水素バリア膜の上面と前記導電性水素バリア膜の下面とが直接接している。 A method of manufacturing a semiconductor memory device according to claim 13 is the method of manufacturing a semiconductor memory device according to claim 5, 6, 7 or 8, wherein an upper surface of the insulating hydrogen barrier film and a lower surface of the conductive hydrogen barrier film are formed. Are in direct contact.
この発明の請求項1記載の半導体メモリ装置によれば、コンタクトホール内に形成されたプラグと、同一平面に揃えたプラグと絶縁性水素バリア膜の上面に、キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えたので、プラグ上に凹部が生じることがなく、導電性水素バリア膜の水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。 According to the semiconductor memory device of the first aspect of the present invention, the plug formed in the contact hole, the plug aligned in the same plane, and the upper surface of the insulating hydrogen barrier film become the lowermost layer of the lower electrode of the capacitor. Since the conductive hydrogen barrier film formed in this way is provided, no concave portion is formed on the plug, and a decrease in the hydrogen barrier property of the conductive hydrogen barrier film can be prevented. For this reason, the electrical characteristics of the capacitor are not deteriorated by the wiring process, hydrogen sintering, or hydrogen during passivation film formation, and a highly reliable capacitor can be realized.
この発明の請求項2記載の半導体メモリ装置によれば、コンタクトホール内に、上面が絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、絶縁性水素バリア膜上面とプラグ上面とで形成された凹部内を埋め込み、キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えたので、プラグ上に凹部が生じても、導電性水素バリア膜の結晶性が均一な膜厚を確保でき、水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。 According to the semiconductor memory device of the second aspect of the present invention, the plug formed in the contact hole so that the upper surface is positioned lower than the upper surface of the insulating hydrogen barrier film, the upper surface of the insulating hydrogen barrier film, and the upper surface of the plug And a conductive hydrogen barrier film formed by flattening the upper surface so as to be the lowermost layer of the lower electrode of the capacitor. The film thickness of the crystalline hydrogen barrier film can be ensured, and the deterioration of the hydrogen barrier property can be prevented. For this reason, the electrical characteristics of the capacitor are not deteriorated by the wiring process, hydrogen sintering, or hydrogen during passivation film formation, and a highly reliable capacitor can be realized.
この発明の請求項3記載の半導体メモリ装置によれば、コンタクトホール内を埋め込み、キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜を備えたので、コンタクトホール上に、導電性水素バリア膜の結晶性が均一な膜厚を確保でき、水素バリア性の低下を防止できる。このため、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できる。 According to the semiconductor memory device of the third aspect of the present invention, the conductive memory device is provided with the conductive hydrogen barrier film formed by filling the contact hole and flattening the upper surface so as to be the lowermost layer of the lower electrode of the capacitor. Over the contact hole, a film thickness with a uniform crystallinity of the conductive hydrogen barrier film can be ensured, and deterioration of the hydrogen barrier property can be prevented. For this reason, the electrical characteristics of the capacitor are not deteriorated by the wiring process, hydrogen sintering, or hydrogen during passivation film formation, and a highly reliable capacitor can be realized.
請求項4では、請求項1,2または3記載の半導体メモリ装置において、絶縁性水素バリア膜の上面と導電性水素バリア膜の下面とが直接接していることが好ましい。 According to a fourth aspect of the present invention, in the semiconductor memory device according to the first, second, or third aspect, it is preferable that the upper surface of the insulating hydrogen barrier film and the lower surface of the conductive hydrogen barrier film are in direct contact with each other.
この発明の請求項5記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、絶縁性水素バリア膜の上面が露出し、コンタクトホール内のプラグ膜の上面が絶縁性水素バリア膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第5工程と、凹部の深さ分だけ絶縁性水素バリア膜を除去し、プラグと絶縁性水素バリア膜の上面を同一平面に揃える第6工程と、プラグの上面と絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第7工程とを含むので、プラグ上の凹部をなくすことにより、その上の導電性水素バリア膜の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。 According to the method of manufacturing a semiconductor memory device of the fifth aspect of the present invention, the fourth step of forming the plug film on the insulating hydrogen barrier film so as to fill the contact hole, and the upper surface of the insulating hydrogen barrier film are The plug film is removed so that the recess is formed in such a manner that the upper surface of the plug film in the contact hole is lower than the upper surface of the insulating hydrogen barrier film, so that the plug is embedded in the contact hole. A step, a sixth step of removing the insulating hydrogen barrier film by the depth of the recess and aligning the upper surfaces of the plug and the insulating hydrogen barrier film on the same plane, and an upper surface of the plug and an upper surface of the insulating hydrogen barrier film. And the seventh step of forming the conductive hydrogen barrier film. By eliminating the recess on the plug, the crystallinity of the conductive hydrogen barrier film on the plug is not disturbed. Or it can be realized a dielectric capacitor characteristics with excellent no reliable hydrogen degradation during the passivation film formation.
この発明の請求項6記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、絶縁性水素バリア膜の上面が露出し、コンタクトホール内のプラグ膜の上面が絶縁性水素バリア膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第5工程と、凹部を含む絶縁性水素バリア膜上に導電性水素バリア膜を形成する第6工程と、導電性水素バリア膜を絶縁性水素バリア膜が露出しないように平坦化する第7工程とを含むので、プラグ上にできる凹部に水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成し、プラグ上の凹部から導電性水素バリア膜上に転写した凹部を平坦化することにより、導電性水素バリア膜の結晶性の乱れが少なく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。 According to the method of manufacturing a semiconductor memory device of the sixth aspect of the present invention, the fourth step of forming the plug film on the insulating hydrogen barrier film so as to fill the contact hole, and the upper surface of the insulating hydrogen barrier film are The plug film is removed so that the recess is formed in such a manner that the upper surface of the plug film in the contact hole is lower than the upper surface of the insulating hydrogen barrier film, so that the plug is embedded in the contact hole. A step, a sixth step of forming a conductive hydrogen barrier film on the insulating hydrogen barrier film including the recess, and a seventh step of planarizing the conductive hydrogen barrier film so that the insulating hydrogen barrier film is not exposed. As a result, a conductive hydrogen barrier film is formed in the recess formed on the plug so that the hydrogen barrier property does not deteriorate, and the recess transferred from the recess on the plug onto the conductive hydrogen barrier film is flattened. Rukoto, the less crystalline the disturbance of conductive hydrogen barrier film, wiring process, excellent dielectric capacitor characteristics not reliable hydrogen degradation during hydrogen annealing or passivation film formation can be realized.
この発明の請求項7記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように絶縁性水素バリア膜上に導電性水素バリア膜を形成する第4工程と、導電性水素バリア膜を絶縁性水素バリア膜が露出しないように平坦化する第5工程とを含むので、コンタクトホールに水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成し、コンタクトホールの凹部形状が導電性水素バリア膜上に転写した凹部を平坦化することにより、導電性水素バリア膜の結晶性が乱れず、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。 According to the method of manufacturing a semiconductor memory device of the seventh aspect of the present invention, the fourth step of forming the conductive hydrogen barrier film on the insulating hydrogen barrier film so as to fill the contact hole, and the conductive hydrogen barrier film And the fifth step of planarizing the insulating hydrogen barrier film so that the insulating hydrogen barrier film is not exposed. Therefore, the conductive hydrogen barrier film is formed in the contact hole at a thickness that does not deteriorate the hydrogen barrier property, and the concave shape of the contact hole is By flattening the recesses transferred onto the conductive hydrogen barrier film, the crystallinity of the conductive hydrogen barrier film is not disturbed, and there is no deterioration in hydrogen during the wiring process, hydrogen sintering or passivation film formation, and excellent dielectric reliability. Body capacitor characteristics can be realized.
この発明の請求項8記載の半導体メモリ装置の製造方法によれば、コンタクトホール内を埋め込むように第2層間絶縁膜上にプラグ膜を形成する第5工程と、第2層間絶縁膜の上面が露出し、コンタクトホール内のプラグ膜の上面が第2層間絶縁膜の上面より低い凹部が形成された状態となるようにプラグ膜を除去することで、コンタクトホール内にプラグを埋め込み形成する第6工程と、絶縁性水素バリア膜が露出するまで第2層間絶縁膜を除去し、プラグと絶縁性水素バリア膜の上面を同一平面に揃える第7工程と、プラグの上面と絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第8工程とを含むので、プラグ上の凹部をなくすことにより、その上の導電性水素バリア膜の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時における水素劣化のない信頼性に優れた誘電体キャパシタ特性を実現できる。 According to the method of manufacturing the semiconductor memory device of the eighth aspect of the present invention, the fifth step of forming the plug film on the second interlayer insulating film so as to fill the contact hole, and the upper surface of the second interlayer insulating film are The plug film is removed so that a recess is formed in which the upper surface of the plug film in the contact hole is lower than the upper surface of the second interlayer insulating film, so that the plug is embedded in the contact hole. A seventh step of removing the second interlayer insulating film until the insulating hydrogen barrier film is exposed, and aligning the upper surfaces of the plug and the insulating hydrogen barrier film on the same plane, and an upper surface of the plug and the insulating hydrogen barrier film. And the eighth step of forming the conductive hydrogen barrier film on the upper surface. By eliminating the recess on the plug, the crystallinity of the conductive hydrogen barrier film on the plug is not disturbed. Or it can be realized a dielectric capacitor characteristics with excellent no reliable hydrogen degradation during the passivation film formation.
請求項9では、第2層間絶縁膜を、絶縁性水素バリア膜との選択比が2以上の条件で除去するので、水素バリア性に効く、絶縁性水素バリア膜の膜厚ばらつきを抑えることができる。 According to the ninth aspect of the present invention, since the second interlayer insulating film is removed under the condition that the selection ratio with respect to the insulating hydrogen barrier film is 2 or more, it works on the hydrogen barrier property and suppresses the film thickness variation of the insulating hydrogen barrier film. it can.
請求項10では、プラグ膜の材料がWを含み、前記プラグ膜の除去にCMP法を用いるので、プラグ膜がWであれば、WのCMP時にスラリーに一般的に含まれるH2O2やKNO3のような酸化剤によるウェットエッチング作用により、プラグ上にできる凹部がより深くなる。 According to the tenth aspect of the present invention, since the material of the plug film contains W and the CMP method is used for removing the plug film, if the plug film is W, H 2 O 2 Due to the wet etching action of an oxidizing agent such as KNO 3, the recesses formed on the plug become deeper.
請求項11では、絶縁性水素バリア膜がSiN膜であるので、CMPやエッチバックのレートが低いことや、CMP後の洗浄液に含まれるHFのウェットエッチレートが低いことにより、プラグ上の凹部がより深くなる。 According to the eleventh aspect, since the insulating hydrogen barrier film is a SiN film, a recess on the plug is formed due to a low rate of CMP or etchback or a low wet etch rate of HF contained in the cleaning liquid after CMP. Become deeper.
請求項12では、導電性水素バリア膜の形成をCVD法により行うので、プラグの凹部上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性の低下をより抑えることができる。 According to the twelfth aspect, since the conductive hydrogen barrier film is formed by the CVD method, the disorder of the crystallinity of the hydrogen barrier film formed on the concave portion of the plug is small, and the deterioration of the hydrogen barrier property can be further suppressed.
請求項13では、請求項5,6,7または8記載の半導体メモリ装置の製造方法において、絶縁性水素バリア膜の上面と導電性水素バリア膜の下面とが直接接していることが好ましい。 According to a thirteenth aspect of the present invention, in the method of manufacturing a semiconductor memory device according to the fifth, sixth, seventh, or eighth aspect, it is preferable that the upper surface of the insulating hydrogen barrier film and the lower surface of the conductive hydrogen barrier film are in direct contact with each other.
この発明の第1の実施の形態を図1に基づいて説明する。図1はこの発明の第1の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。 A first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a process sectional view showing a method of manufacturing a semiconductor memory device according to the first embodiment of the present invention.
図1において、101は半導体基板、102はSTI分離領域、103は不純物拡散層、104はゲート酸化膜、105はゲート電極、106は層間絶縁膜、107は絶縁性水素バリア膜、108はコンタクトホール、109はプラグ膜、112は導電性水素バリア膜である。 In FIG. 1, 101 is a semiconductor substrate, 102 is an STI isolation region, 103 is an impurity diffusion layer, 104 is a gate oxide film, 105 is a gate electrode, 106 is an interlayer insulating film, 107 is an insulating hydrogen barrier film, and 108 is a contact hole. 109 are plug films, and 112 is a conductive hydrogen barrier film.
この半導体メモリ装置の製造方法は、半導体基板101上に形成されたトランジスタとキャパシタ(図6参照)とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜107と導電性水素バリア膜112である。
In this method of manufacturing a semiconductor memory device, a transistor formed on the
この場合、図1(a)に示すように、半導体基板101上にトランジスタを覆うように層間絶縁膜106を形成する(第1工程)。また、層間絶縁膜106で被覆されたSTI分離領域102と高濃度不純物拡散層103を含む半導体基板101に、例えばSiN、TiAlOxのような絶縁性水素バリア膜107を、好ましくは10〜200nmの膜厚で、スパッタ法、CVD法により形成する(第2工程)。
In this case, as shown in FIG. 1A, an
次に図1(b)に示すように、前記拡散層103の上面の一部をその底面とするコンタクトホール108を、層間絶縁膜106と絶縁性水素バリア膜107とを貫通してドライエッチにより形成する(第3工程)。
Next, as shown in FIG. 1B, a
次に図1(c)に示すように、コンタクトホール108を埋め込むようにウェハ全面に、CVD法、スパッタ法、あるいはめっき法により、例えばWやポリシリコンのような導電膜(プラグ膜)109を形成する(第4工程)。
Next, as shown in FIG. 1C, a conductive film (plug film) 109 such as W or polysilicon is formed on the entire surface of the wafer so as to fill the
次に図1(d)に示すように、絶縁性水素バリア膜107の上面が露出するまで、絶縁性水素バリア膜107上の導電膜109を、エッチバック法、またはCMP法により除去し、コンタクトプラグの内部に導電膜109を残し、プラグ110を埋め込み形成する(第5工程)。このとき、エッチバックやCMPのオーバーの分だけ、コンタクトプラグの最上層の導電膜109も一緒に除去され、絶縁性水素バリア膜107の面より導電膜109の面が低くなり、凹部111になる。
Next, as shown in FIG. 1D, the
次に図1(e)に示すように、凹部111の深さと同じ膜厚分だけ、絶縁性水素バリア膜107をCMP法、エッチバック法、ウェットエッチ法により除去し、絶縁性水素バリア膜107とプラグ110の上面を同一平面に揃える(第6工程)。このとき、完全に絶縁性水素バリア膜107とプラグ110とを同一平面に揃えるのが望ましいが、ばらつき等によりプラグ110がプラグ径の100分の1以内の範囲で、凹部形状あるいは凸部形状になってもよい。
Next, as shown in FIG. 1E, the insulating
次に図1(f)に示すように、ウェハ全面に例えば、TiN、TiAlN、TiAlONのような導電性の水素バリア膜112をスパッタ法、またはCVD法により形成する(第7工程)。コンタクトプラグ上の凹部をなくすことにより、その上の水素バリア膜112の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時の水素が強誘電体の信頼性を低下させることはなくなる。
Next, as shown in FIG. 1F, a conductive
ここで、プラグ膜109がWであれば、WのCMP時にスラリーに一般的に含まれるH2O2やKNO3のような酸化剤によるウェットエッチング作用により、プラグ110上にできる凹部111がより深くなる。
Here, if the
また、ここで、絶縁性水素バリア膜107がSiNであれば、CMPやエッチバックのレートが低いことや、CMP後の洗浄液に含まれるHFのウェットエッチレートが低いことにより、プラグ110上の凹部111がより深くなる。
Here, if the insulating
この発明の参考例を図2に基づいて説明する。図2はこの発明の参考例の半導体メモリ装置の製造方法を示す工程断面図である。 A reference example of the present invention will be described with reference to FIG. FIG. 2 is a process sectional view showing a method of manufacturing a semiconductor memory device according to a reference example of the present invention.
図2において、201は半導体基板、202はSTI分離領域、203は不純物拡散層、204はゲート酸化膜、205はゲート電極、206は層間絶縁膜、207はコンタクトホール、208はプラグ膜、209はプラグ、211は導電性水素バリア膜である。
この半導体メモリ装置の製造方法は、半導体基板201上に形成されたトランジスタとキャパシタ(図6参照)とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、導電性水素バリア膜211である。
In FIG. 2, 201 is a semiconductor substrate, 202 is an STI isolation region, 203 is an impurity diffusion layer, 204 is a gate oxide film, 205 is a gate electrode, 206 is an interlayer insulating film, 207 is a contact hole, 208 is a plug film, 209 is A
In this method of manufacturing a semiconductor memory device, a transistor formed on the
この場合、図2(a)に示すように、STI分離領域202と高濃度不純物拡散層203を含む半導体基板201にトランジスタを覆うように層間絶縁膜206を平滑に形成する(第1工程)。
In this case, as shown in FIG. 2A, an
次に、図2(b)に示すように、前記拡散層203の上面の一部をその底面とするコンタクトホール207を層間絶縁膜206を貫通してドライエッチにより形成する(第2工程)。
Next, as shown in FIG. 2B, a
次に図2(c)に示すように、コンタクトホール207を埋め込むようにウェハ全面に、CVD法、スパッタ法、あるいはめっき法により例えばWやポリシリコンのような導電膜(プラグ膜)208を形成する(第3工程)。
Next, as shown in FIG. 2C, a conductive film (plug film) 208 such as W or polysilicon is formed on the entire surface of the wafer so as to fill the
次に図2(d)に示すように、絶縁性水素バリア膜207の上面が露出するまで、層間絶縁膜206上の導電膜208を、エッチバック法、またはCMP法により除去し、コンタクトプラグの内部に導電膜208を残し、プラグ209を埋め込み形成する(第4工程)。このとき、コンタクトプラグの最上層の導電膜208も一緒に除去され、層間絶縁膜206の面より導電膜208の面が低くなり、凹部210になる。
Next, as shown in FIG. 2D, the
次に図2(e)に示すように、凹部210内と層間絶縁膜206上に例えば、TiN、TiAlN、TiAlONのような導電性水素バリア膜211を形成する(第5工程)。
Next, as shown in FIG. 2E, a conductive
次に図2(f)に示すように、CMP法を用いて層間絶縁膜206が露出しないように、導電性水素バリア膜211を所望の膜厚まで研磨する(第6工程)。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは50nm以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。プラグ209上にできる凹部210に水素バリア性が低下しない膜厚以上、導電性水素バリア膜211を形成することにより、水素バリア性の低下を防止できる。更に、プラグ209上の凹部210が導電性水素バリア膜211に転写して、導電性水素バリア膜211上に凹部が発生するのを、CMPにより平坦化することにより、その形状不良をなくすことができる。
Next, as shown in FIG. 2F, the conductive
ここで、プラグ膜208がWであれば、WのCMP時にスラリー中に一般的に含まれるH2O2やKNO3のような酸化剤によるウェットエッチング作用により、プラグ209上にできる凹部210がより深くなる。
Here, if the
また、ここで、カバレッジ性の良いCVD法により導電性水素バリア膜211を形成すれば、プラグ209の窪みの上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性が低下をより抑えることができる。
Here, if the conductive
この発明の第2の実施の形態を図3に基づいて説明する。図3はこの発明の第2の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。 A second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a process sectional view showing a method of manufacturing a semiconductor memory device according to the second embodiment of the present invention.
図3において、301は半導体基板、302はSTI分離領域、303は不純物拡散層、304はゲート酸化膜、305はゲート電極、306は層間絶縁膜、307は絶縁性水素バリア膜、308はコンタクトホール、309はプラグ膜、310はプラグ、312は導電性水素バリア膜である。 In FIG. 3, 301 is a semiconductor substrate, 302 is an STI isolation region, 303 is an impurity diffusion layer, 304 is a gate oxide film, 305 is a gate electrode, 306 is an interlayer insulating film, 307 is an insulating hydrogen barrier film, and 308 is a contact hole. , 309 are plug films, 310 is a plug, and 312 is a conductive hydrogen barrier film.
この半導体メモリ装置の製造方法は、半導体基板301上に形成されたトランジスタとキャパシタ(図6参照)とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜307と導電性水素バリア膜312である。
In this method of manufacturing a semiconductor memory device, a transistor and a capacitor (see FIG. 6) formed on a
この場合、図3(a)に示すように、半導体基板301上にトランジスタを覆うように層間絶縁膜306を形成する(第1工程)。また、層間絶縁膜306で被覆されたSTI分離領域302と高濃度不純物拡散層303を含む半導体基板301に例えばSiNやTiAlOxのような絶縁性水素バリア膜307を好ましくは10〜200nmの膜厚で、スパッタ法またはCVD法により形成する(第2工程)。
In this case, as shown in FIG. 3A, an
次に、図3(b)に示すように、前記拡散層303の上面の一部をその底面とするコンタクトホール308を、層間絶縁膜306と絶縁性水素バリア膜307とを貫通してドライエッチにより形成する(第3工程)。
Next, as shown in FIG. 3B, the
次に図3(c)に示すように、コンタクトホール308を埋め込むようにウェハ全面に、CVD法、スパッタ法、あるいはめっき法により例えばWやポリシリコンのような導電膜(プラグ膜)309を形成する(第4工程)。
Next, as shown in FIG. 3C, a conductive film (plug film) 309 such as W or polysilicon is formed on the entire surface of the wafer so as to fill the
次に図3(d)に示すように、絶縁性水素バリア膜307の上面が露出するまで、絶縁性水素バリア膜307上の導電膜308を、エッチバック法、またはCMP法により除去し、コンタクトプラグの内部に導電膜308を残し、プラグ310を埋め込み形成する(第5工程)。このとき、コンタクトプラグの最上層の導電膜308も一緒に除去され、絶縁性水素バリア膜307の面より導電膜308の面が低くなり、凹部311になる。
Next, as shown in FIG. 3D, the
次に図3(e)に示すように、凹部311内と絶縁性水素バリア膜307上に例えばTiN、TiALN、TiAlONのような導電性水素バリア膜312を形成する(第6工程)。
Next, as shown in FIG. 3E, a conductive
次に図3(f)に示すように、CMP法を用いて絶縁性水素バリア膜307が露出しないように、導電性水素バリア膜312を所望の膜厚まで研磨する(第7工程)。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは50nm以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。プラグ310上にできる凹部311に水素バリア性が低下しない膜厚以上、導電性水素バリア膜312を形成することにより、水素バリア性の低下を防止できる。更に、プラグ310上の凹部311が導電性水素バリア膜312に転写して、導電性水素バリア膜312上に凹部311が発生するのを、CMPにより平坦化することにより、形状不良をなくすことができる。
Next, as shown in FIG. 3F, the conductive
ここで、プラグ膜308がWであれば、WのCMP時にスラリー中に一般的に含まれるH2O2やKNO3のような酸化剤によるウェットエッチング作用により、プラグ310上にできる凹部311がより深くなる。
Here, if the
また、ここで、絶縁性水素バリア膜307がSiNであれば、CMPやエッチバックのレートが低いことや、CMP後の洗浄液に含まれるHFのウェットエッチレートが低いことにより、プラグ310上の凹部311がより深くなる。
Here, if the insulating
また、ここで、カバレッジ性の良いCVD法により導電性水素バリア膜312を形成すれば、プラグ310の窪みの上に形成される水素バリア膜の結晶性の乱れが少なく、水素バリア性が低下をより抑えることができる。
Here, if the conductive
この発明の第3の実施の形態を図4に基づいて説明する。図4はこの発明の第3の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。 A third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a process sectional view showing a method of manufacturing a semiconductor memory device according to the third embodiment of the present invention.
図4において、401は半導体基板、402はSTI分離領域、403は不純物拡散層、404はゲート酸化膜、405はゲート電極、406は層間絶縁膜、407は絶縁性水素バリア膜、408はコンタクトホール、409は導電性水素バリア膜である。 In FIG. 4, 401 is a semiconductor substrate, 402 is an STI isolation region, 403 is an impurity diffusion layer, 404 is a gate oxide film, 405 is a gate electrode, 406 is an interlayer insulating film, 407 is an insulating hydrogen barrier film, and 408 is a contact hole. , 409 are conductive hydrogen barrier films.
この半導体メモリ装置の製造方法は、半導体基板401上に形成されたトランジスタとキャパシタ(図6参照)とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜407と導電性水素バリア膜409である。
In this method for manufacturing a semiconductor memory device, a transistor formed on a
この場合、図4(a)に示すように、半導体基板401上にトランジスタを覆うように層間絶縁膜406を形成する(第1工程)。また、層間絶縁膜406で被覆されたSTI分離領域402と高濃度不純物拡散層403を含む半導体基板401に例えばSiN、TiAlOxのような絶縁性水素バリア膜407を好ましくは10〜200nmの膜厚で、スパッタ法またはCVD法により形成する(第2工程)。
In this case, as shown in FIG. 4A, an
次に、図4(b)に示すように、前記拡散層403の上面の一部をその底面とするコンタクトホール408を、層間絶縁膜406と絶縁性水素バリア膜407とを貫通してドライエッチにより形成する(第3工程)。
Next, as shown in FIG. 4B, the
次に図4(c)に示すように、コンタクトホールを埋め込むようにウェハ全面に、例えばTiN、TiAlNやTiAlONのような導電性水素バリア膜409を形成する(第4工程)。
Next, as shown in FIG. 4C, a conductive
次に図4(d)に示すように、CMP法を用いて絶縁性水素バリア膜407が露出しないように、導電性水素バリア膜409を所望の膜厚まで研磨する(第5工程)。所望の膜厚とは、水素バリア性を完全に保持するために好ましくは50nm以上であるが、コンタクトのエッチングや後工程のドライエッチでパターニングすることを考慮すると、水素バリア性が低下しなければ、より薄い方が好ましい。コンタクトホール408内と絶縁性水素バリア膜407上に水素バリア性が低下しない膜厚以上、導電性水素バリア膜を形成することにより、水素バリア性の低下を防止できる。更に、導電性水素バリア膜409のうち、コンタクトホール408内に埋込まれた部分の上において、導電性水素バリア膜409上に凹部が発生するのを、CMPにより平坦化することにより、形状不良をなくすことができる。
Next, as shown in FIG. 4D, the conductive
ここで、カバレッジ性の良いCVD法により導電性水素バリア膜409を形成すれば、コンタクトホール408上に形成される水素バリア膜の結晶性は乱れず、水素バリア性が低下することはなくなる。
Here, if the conductive
この発明の第4の実施の形態を図5に基づいて説明する。図5はこの発明の第4の実施形態の半導体メモリ装置の製造方法を示す工程断面図である。 A fourth embodiment of the present invention will be described with reference to FIG. FIG. 5 is a process sectional view showing a method of manufacturing a semiconductor memory device according to the fourth embodiment of the present invention.
図4において、501は半導体基板、502はSTI分離領域、503は不純物拡散層、504はゲート酸化膜、505はゲート電極、506は第1層間絶縁膜、507は絶縁性水素バリア膜、508は第2層間絶縁膜、509はコンタクトホール、510はプラグ膜、511はプラグ、513は導電性水素バリア膜である。 In FIG. 4, 501 is a semiconductor substrate, 502 is an STI isolation region, 503 is an impurity diffusion layer, 504 is a gate oxide film, 504 is a gate electrode, 506 is a first interlayer insulating film, 507 is an insulating hydrogen barrier film, and 508 is The second interlayer insulating film, 509 is a contact hole, 510 is a plug film, 511 is a plug, and 513 is a conductive hydrogen barrier film.
この半導体メモリ装置の製造方法は、半導体基板501上に形成されたトランジスタとキャパシタ(図6参照)とを導通するとともに、キャパシタへの水素侵入を防止する水素バリア膜を設ける。水素バリア膜は、絶縁性水素バリア膜507と導電性水素バリア膜513である。
In this method for manufacturing a semiconductor memory device, a transistor formed on a
この場合、図5(a)に示すように、半導体基板501上にトランジスタを覆うように第1層間絶縁膜506を形成する(第1工程)。また、第1層間絶縁膜506で被覆されたSTI分離領域502と高濃度不純物拡散層503を含む半導体基板501に例えばSiN、TiAlOxのような絶縁性水素バリア膜507を好ましくは10〜100nmの膜厚で、スパッタ法またはCVD法により形成する(第2工程)。次に、プラグ形成時に生じるリセスの深さと同じ膜厚だけ、第2層間絶縁膜508を形成する(第3工程)。
In this case, as shown in FIG. 5A, a first
次に、図5(b)に示すように、前記拡散層503の上面の一部をその底面とするコンタクトホール509を、第1層間絶縁膜506と絶縁性水素バリア膜507と第2層間絶縁膜508とを貫通してドライエッチにより形成する(第4工程)。
Next, as shown in FIG. 5B, a
次に図5(c)に示すように、コンタクトホール509を埋め込むようにウェハ全面に、CVD法、スパッタ法、あるいはめっき法により例えばWやポリシリコンのような導電膜(プラグ膜)510を形成する(第5工程)。
Next, as shown in FIG. 5C, a conductive film (plug film) 510 such as W or polysilicon is formed on the entire surface of the wafer so as to fill the
次に図5(d)に示すように、第2層間絶縁膜508の上面が露出するまで、絶縁性水素バリア膜507上の導電膜510を、エッチバック法、またはCMP法により除去し、コンタクトプラグの内部に導電膜510を残し、プラグ511を埋め込み形成する(第6工程)。このとき、コンタクトプラグの最上層の導電膜510も一緒に除去され、絶縁性水素バリア膜507の面より導電膜510の面が低くなり、凹部512になる。
Next, as shown in FIG. 5D, the
次に図5(e)に示すように、ウェットエッチ法、CMP法、エッチバック法により、第2層間絶縁膜508を除去することにより、絶縁性水素バリア膜507とプラグ511の上面を同一平面に揃えることができる(第7工程)。このとき、完全に絶縁性水素バリア膜507とプラグ511とを同一平面に揃えることが望ましいが、ばらつき等によりプラグ511がプラグ径の100分の1以内の範囲で、凹部形状あるいは凸部形状になってもよい。
Next, as shown in FIG. 5E, the upper surface of the insulating
次に図5(f)に示すように、プラグ511と絶縁性水素バリア膜507上に例えばTiN、TiALNやTiAlONのような導電性水素バリア膜513を形成する(第8工程)。コンタクトプラグ上の凹部をなくすことにより、その上の導電性水素バリア膜513の結晶性が乱れることはなく、配線工程、水素シンタまたはパッシベーション成膜時の水素が強誘電体の信頼性を低下させることはなくなる。
Next, as shown in FIG. 5F, a conductive
ここで、第2層間絶縁膜508を、絶縁性水素バリア膜507との選択比が2以上の条件で除去することにより、水素バリア性に効く、絶縁性水素バリア膜507の膜厚ばらつきを抑えることができる。
Here, the second
本発明の半導体メモリ装置およびその製造方法は、配線工程、水素シンタまたはパッシベーション成膜時の水素によりキャパシタの電気特性が劣化することがなく、信頼性に優れたキャパシタを実現できるという効果を有し、DRAMやFeRAM等の半導体メモリ装置として有用である。 INDUSTRIAL APPLICABILITY The semiconductor memory device and the manufacturing method thereof according to the present invention have an effect that a capacitor having excellent reliability can be realized without deterioration of the electrical characteristics of the capacitor due to hydrogen during the wiring process, hydrogen sintering or passivation film formation. It is useful as a semiconductor memory device such as DRAM or FeRAM.
101 半導体基板
102 STI分離領域
103 不純物拡散層
104 ゲート酸化膜
105 ゲート電極
106 層間絶縁膜
107 絶縁性水素バリア膜
108 コンタクトホール
109 プラグ膜
110 プラグ
111 プラグ上の凹部
112 導電性水素バリア膜
506 第1層間絶縁膜
508 第2層間絶縁膜
604 拡散層
611 スタックドキャパシタの下部電極
612 スペーサ膜
613 高誘電体または強誘電体
614 スタックドキャパシタの上部電極
615 キャパシタ層間膜
101
Claims (13)
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、前記コンタクトホール内に形成されたプラグと、
同一平面に揃えた前記プラグと前記絶縁性水素バリア膜の上面に、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた半導体メモリ装置。 A semiconductor memory device having a transistor formed on a semiconductor substrate and a capacitor conducting to the transistor,
An interlayer insulating film formed on the semiconductor substrate so as to cover the transistor;
An insulating hydrogen barrier film formed on the interlayer insulating film;
A contact hole formed so as to penetrate the interlayer insulating film and the insulating hydrogen barrier film and reach the impurity diffusion layer surface of the transistor; a plug formed in the contact hole;
A semiconductor memory device comprising: the plug arranged on the same plane; and a conductive hydrogen barrier film formed on the upper surface of the insulating hydrogen barrier film so as to be a lowermost layer of the lower electrode of the capacitor.
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、
前記コンタクトホール内に、上面が前記絶縁性水素バリア膜上面よりも低く位置するように形成されたプラグと、
前記絶縁性水素バリア膜上面と前記プラグ上面とで形成された凹部内を埋め込み、前記キャパシタの下部電極の最下層となるように上面が平坦化して形成された導電性水素バリア膜とを備えた半導体メモリ装置。 A semiconductor memory device having a transistor formed on a semiconductor substrate and a capacitor conducting to the transistor,
An interlayer insulating film formed on the semiconductor substrate so as to cover the transistor;
An insulating hydrogen barrier film formed on the interlayer insulating film;
A contact hole formed so as to penetrate the interlayer insulating film and the insulating hydrogen barrier film and reach the impurity diffusion layer surface of the transistor;
A plug formed in the contact hole such that the upper surface is positioned lower than the upper surface of the insulating hydrogen barrier film;
A conductive hydrogen barrier film formed by filling the recess formed by the upper surface of the insulating hydrogen barrier film and the upper surface of the plug and planarizing the upper surface so as to be the lowermost layer of the lower electrode of the capacitor; Semiconductor memory device.
前記半導体基板上に前記トランジスタを覆うように形成された層間絶縁膜と、
前記層間絶縁膜上に形成された絶縁性水素バリア膜と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するように形成されたコンタクトホールと、
前記コンタクトホール内を埋め込み、前記キャパシタの下部電極の最下層となるように形成された導電性水素バリア膜とを備えた半導体メモリ装置。 A semiconductor memory device having a transistor formed on a semiconductor substrate and a capacitor conducting to the transistor,
An interlayer insulating film formed on the semiconductor substrate so as to cover the transistor;
An insulating hydrogen barrier film formed on the interlayer insulating film;
A contact hole formed so as to penetrate the interlayer insulating film and the insulating hydrogen barrier film and reach the impurity diffusion layer surface of the transistor;
A semiconductor memory device comprising: a conductive hydrogen barrier film embedded in the contact hole and formed to be a lowermost layer of the lower electrode of the capacitor.
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、
前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第5工程と、
前記凹部の深さ分だけ前記絶縁性水素バリア膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第6工程と、
前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第7工程とを含む半導体メモリ装置の製造方法。 A method for manufacturing a semiconductor memory device, wherein a transistor formed on a semiconductor substrate is electrically connected to a capacitor and a hydrogen barrier film for preventing hydrogen from entering the capacitor is provided,
A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor;
A second step of forming an insulating hydrogen barrier film on the interlayer insulating film;
A third step of forming a contact hole penetrating the interlayer insulating film and the insulating hydrogen barrier film and reaching the impurity diffusion layer surface of the transistor;
A fourth step of forming a plug film on the insulating hydrogen barrier film so as to fill the contact hole;
Removing the plug film so that the upper surface of the insulating hydrogen barrier film is exposed and the upper surface of the plug film in the contact hole is formed with a recess formed lower than the upper surface of the insulating hydrogen barrier film; A fifth step of embedding and forming a plug in the contact hole;
A sixth step of removing the insulating hydrogen barrier film by the depth of the recess, and aligning the upper surface of the plug and the insulating hydrogen barrier film on the same plane;
A method of manufacturing a semiconductor memory device, comprising: a seventh step of forming a conductive hydrogen barrier film on an upper surface of the plug and an upper surface of the insulating hydrogen barrier film.
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上にプラグ膜を形成する第4工程と、
前記絶縁性水素バリア膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記絶縁性水素バリア膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第5工程と、
前記凹部を含む前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第6工程と、
前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第7工程とを含む半導体メモリ装置の製造方法。 A method for manufacturing a semiconductor memory device, wherein a transistor formed on a semiconductor substrate is electrically connected to a capacitor and a hydrogen barrier film for preventing hydrogen from entering the capacitor is provided,
A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor;
A second step of forming an insulating hydrogen barrier film on the interlayer insulating film;
A third step of forming a contact hole penetrating the interlayer insulating film and the insulating hydrogen barrier film and reaching the impurity diffusion layer surface of the transistor;
A fourth step of forming a plug film on the insulating hydrogen barrier film so as to fill the contact hole;
Removing the plug film so that the upper surface of the insulating hydrogen barrier film is exposed and the upper surface of the plug film in the contact hole is formed with a recess formed lower than the upper surface of the insulating hydrogen barrier film; A fifth step of embedding and forming a plug in the contact hole;
A sixth step of forming a conductive hydrogen barrier film on the insulating hydrogen barrier film including the recess;
And a seventh step of planarizing the conductive hydrogen barrier film so that the insulating hydrogen barrier film is not exposed.
前記半導体基板上に前記トランジスタを覆うように層間絶縁膜を形成する第1工程と、
前記層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、
前記層間絶縁膜と前記絶縁性水素バリア膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第3工程と、
前記コンタクトホール内を埋め込むように前記絶縁性水素バリア膜上に導電性水素バリア膜を形成する第4工程と、
前記導電性水素バリア膜を前記絶縁性水素バリア膜が露出しないように平坦化する第5工程とを含む半導体メモリ装置の製造方法。 A method for manufacturing a semiconductor memory device, wherein a transistor formed on a semiconductor substrate is electrically connected to a capacitor and a hydrogen barrier film for preventing hydrogen from entering the capacitor is provided,
A first step of forming an interlayer insulating film on the semiconductor substrate so as to cover the transistor;
A second step of forming an insulating hydrogen barrier film on the interlayer insulating film;
A third step of forming a contact hole penetrating the interlayer insulating film and the insulating hydrogen barrier film and reaching the impurity diffusion layer surface of the transistor;
A fourth step of forming a conductive hydrogen barrier film on the insulating hydrogen barrier film so as to fill the contact hole;
And a fifth step of planarizing the conductive hydrogen barrier film so that the insulating hydrogen barrier film is not exposed.
前記半導体基板上に前記トランジスタを覆うように第1層間絶縁膜を形成する第1工程と、
前記第1層間絶縁膜上に絶縁性水素バリア膜を形成する第2工程と、
前記絶縁性水素バリア膜上に、プラグ形成時に生じるリセスの深さに相当する膜厚を持つ第2層間絶縁膜を形成する第3工程と、
前記第1層間絶縁膜と前記絶縁性水素バリア膜と前記第2層間絶縁膜とを貫通して前記トランジスタの不純物拡散層表面に達するコンタクトホールを形成する第4工程と、
前記コンタクトホール内を埋め込むように前記第2層間絶縁膜上にプラグ膜を形成する第5工程と、
前記第2層間絶縁膜の上面が露出し、前記コンタクトホール内の前記プラグ膜の上面が前記第2層間絶縁膜の上面より低い凹部が形成された状態となるように前記プラグ膜を除去することで、前記コンタクトホール内にプラグを埋め込み形成する第6工程と、
前記絶縁性水素バリア膜が露出するまで前記第2層間絶縁膜を除去し、前記プラグと前記絶縁性水素バリア膜の上面を同一平面に揃える第7工程と、
前記プラグの上面と前記絶縁性水素バリア膜の上面とに導電性水素バリア膜を形成する第8工程とを含む半導体メモリ装置の製造方法。 A method for manufacturing a semiconductor memory device, wherein a transistor formed on a semiconductor substrate is electrically connected to a capacitor and a hydrogen barrier film for preventing hydrogen from entering the capacitor is provided,
Forming a first interlayer insulating film on the semiconductor substrate so as to cover the transistor;
A second step of forming an insulating hydrogen barrier film on the first interlayer insulating film;
A third step of forming a second interlayer insulating film having a film thickness corresponding to the depth of the recess generated when the plug is formed on the insulating hydrogen barrier film;
A fourth step of forming a contact hole that penetrates the first interlayer insulating film, the insulating hydrogen barrier film, and the second interlayer insulating film and reaches the surface of the impurity diffusion layer of the transistor;
A fifth step of forming a plug film on the second interlayer insulating film so as to fill the contact hole;
Removing the plug film so that the upper surface of the second interlayer insulating film is exposed and the upper surface of the plug film in the contact hole is in a state where a recess is formed lower than the upper surface of the second interlayer insulating film; A sixth step of embedding a plug in the contact hole;
A seventh step of removing the second interlayer insulating film until the insulating hydrogen barrier film is exposed, and aligning the upper surfaces of the plug and the insulating hydrogen barrier film on the same plane;
A method of manufacturing a semiconductor memory device, comprising: an eighth step of forming a conductive hydrogen barrier film on an upper surface of the plug and an upper surface of the insulating hydrogen barrier film.
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US9444044B2 (en) | 2014-03-17 | 2016-09-13 | Panasonic Intellectual Property Management Co., Ltd. | Resistive nonvolatile storage device, manufacturing method for same, and resistive nonvolatile storage apparatus |
US9570682B2 (en) | 2009-08-28 | 2017-02-14 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
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2006
- 2006-08-03 JP JP2006211812A patent/JP2006303544A/en not_active Withdrawn
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US9570682B2 (en) | 2009-08-28 | 2017-02-14 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor memory device and method of manufacturing the same |
US9444044B2 (en) | 2014-03-17 | 2016-09-13 | Panasonic Intellectual Property Management Co., Ltd. | Resistive nonvolatile storage device, manufacturing method for same, and resistive nonvolatile storage apparatus |
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