KR100548594B1 - Manufacturing method for capacitor node in dynamic random access memory - Google Patents

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Abstract

본 발명은 디램의 커패시터 노드 형성방법에 관한 것으로, 종래 디램의 커패시터 노드 형성방법은 다결정실리콘을 절연막의 상부에 증착하고, 그 다결정실리콘 및 하부측의 절연막에 접촉창을 형성할 경우, 다결정실리콘에 의한 식각부산물이 많이 발생되고 이를 제거하기가 용이하지 않아 디램의 특성을 열화시키는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 셀트랜지스터와 셀트랜지스터의 드레인에 접속되는 비트라인 및 그 셀트랜지스터의 소스에 접속되는 플러그가 형성된 구조의 상부전면에 절연막을 증착하는 단계와; 상기 절연막을 평탄화하지 않은 상태에서 그 절연막의 일부를 식각하여 상기 플러그의 상부를 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 평탄화하여 커패시터 노드를 형성하는 단계와; 상기 절연막을 평탄화하는 단계로 구성되어 커패시터 노드가 형성될 접촉창을 절연막이 평탄화되지 않은 상태에서 형성하여, 사진식각공정으로 정의할 수 있는 최소의 크기보다 미세한 커패시터 노드를 형성할 수 있으며, 다결정실리콘을 사용하는 경우에 비해 식각부산물의 발생이 적고, 또한 발생한 식각부산물의 제거가 용이하여 디램의 특성 저하를 방지할 수 있는 효과가 있다.The present invention relates to a method of forming a capacitor node of a DRAM. In the conventional method of forming a capacitor node of a DRAM, a polysilicon is deposited on an upper portion of an insulating film, and a contact window is formed on the polysilicon and an insulating film on a lower side thereof. Etch by-products are generated a lot and there is a problem in that it is not easy to remove the deterioration characteristics of the DRAM. In view of the above problems, the present invention includes the steps of: depositing an insulating film on an upper surface of a structure in which a cell line and a bit line connected to a drain of the cell transistor and a plug connected to a source of the cell transistor are formed; Etching a portion of the insulating film without exposing the insulating film to expose the upper portion of the plug; Depositing polysilicon on the upper surface of the structure and planarizing the polysilicon to form a capacitor node; The insulating layer is formed by planarizing the insulating layer to form a contact window in which the capacitor node is to be formed while the insulating layer is not planarized, thereby forming a capacitor node finer than a minimum size that can be defined by a photolithography process. Compared to the case in which the etching by-products are generated less easily, and the removal of the generated etching by-products is easy to prevent the deterioration of the characteristics of the DRAM.

Description

디램의 커패시터 노드 형성방법{MANUFACTURING METHOD FOR CAPACITOR NODE IN DYNAMIC RANDOM ACCESS MEMORY}How to form capacitor node of DRAM {MANUFACTURING METHOD FOR CAPACITOR NODE IN DYNAMIC RANDOM ACCESS MEMORY}

도1a 내지 도1f는 종래 디램의 커패시터 노드 제조공정의 일실시 수순단면도.1A to 1F are cross-sectional views of one embodiment of a capacitor node manufacturing process of a conventional DRAM.

도2a 내지 도2f는 종래 디램의 커패시터 노드 제조공정의 다른 실시 수순단면도.Figures 2a to 2f is another embodiment of the process of manufacturing a capacitor node of a conventional DRAM.

도3a 내지 도3f는 본 발명 디램의 커패시터 노드 제조공정의 일실시 수순단면도.Figures 3a to 3f is a cross-sectional view of one embodiment of a capacitor node manufacturing process of the DRAM of the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

1:기판 2:분리구조1: Substrate 2: Separation Structure

3,5,7:절연막 4:플러그3,5,7 Insulation film 4: Plug

6:비트라인 8:다결정실리콘6: bit line 8: polycrystalline silicon

본 발명은 디램의 커패시터 노드 형성방법에 관한 것으로, 특히 콘택홀의 형성 대상인 절연막을 평탄화하지 않고 직접 접촉창을 형성하여 평탄화한 경우에 비해 두꺼운 절연막에 접촉창을 형성함으로써 보다 미세한 접촉창을 형성하여 그 접촉창내에 형성되는 커패시터 노드의 크기를 줄이는데 적당하도록 한 디램의 커패시터 노드 형성방법에 관한 것이다.The present invention relates to a method for forming a capacitor node of a DRAM, and in particular, a contact window is formed on a thick insulating film to form a finer contact window than the case where the contact window is formed, rather than the planarized direct contact window. The present invention relates to a method of forming a capacitor node of a DRAM suitable for reducing the size of a capacitor node formed in a contact window.

도1a 내지 도f는 종래 디램의 커패시터 노드 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 분리구조(2)를 형성하여 소자 형성영역을 정의하고, 그 소자형성영역에 셀트랜지스터(도면에 나타나지 않음)를 제조한 후, 그 상부전면에 절연막(3)을 증착하고, 그 절연막(3)에 접촉창을 형성하여 상기 셀트랜지스터의 소스를 노출시킨 후, 그 소스에 접속되는 플러그(4)를 형성한 다음, 상기 구조의 상부에 절연막(5)을 증착하고, 그 절연막(5)의 일부에 형성한 접촉창을 통해 상기 셀트랜지스터의 소스에 접속되는 비트라인(6)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 절연막(7)을 증착하는 단계(도1b)와; 상기 절연막(7)을 평탄화하는 단계(도1c)와; 상기 평탄화된 절연막(7),(5)에 접촉창을 형성하여 플러그(4)를 노출시키는 단계(도1d)와; 상기 구조의 상부전면에 다결정실리콘(8)을 증착하는 단계(도1e)와; 상기 증착된 다결정실리콘(8)을 평탄화하여 상기 절연막(7,5)에 형성한 접촉창 내에 위치하는 커패시터 노드를 형성하는 단계(도1f)로 구성된다.1A to F are cross-sectional views of a capacitor node fabrication process of a conventional DRAM. As shown in FIG. 1, a separation structure 2 is formed on a substrate 1 to define a device formation region, and a cell transistor (C) is formed in the device formation region. After the insulating film 3 is deposited on the upper surface thereof, a contact window is formed on the insulating film 3 to expose the source of the cell transistor, and a plug connected to the source ( 4) and then depositing an insulating film 5 on top of the structure, and forming a bit line 6 connected to the source of the cell transistor through a contact window formed on a portion of the insulating film 5. Step (Fig. 1A); Depositing an insulating film (7) on the upper surface of the structure (FIG. 1B); Planarizing the insulating film 7 (Fig. 1C); Forming contact windows on the planarized insulating films (7) and (5) to expose the plug (4) (Fig. 1D); Depositing polysilicon (8) on the top surface of the structure (FIG. 1E); Planarizing the deposited polysilicon 8 to form a capacitor node located in the contact window formed on the insulating films 7, 5 (FIG. 1F).

이하, 상기와 같은 종래 디램의 커패시터 노드 형성방법을 좀 더 상세히 설명한다.Hereinafter, a method of forming a capacitor node of a conventional DRAM as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 기판(1)에 트랜치를 형성하고, 산화막 증착 및 평탄화를 통해 상기 기판(1)의 일부영역에 분리구조(2)를 형성하여 소자 형성영역을 정의한다.First, as shown in FIG. 1A, a trench is formed in the substrate 1, and an isolation structure 2 is formed in a partial region of the substrate 1 through oxide film deposition and planarization to define an element formation region.

그 다음, 상기 소자 형성영역에 셀트랜지스터를 형성한다. 이때의 단면도는 셀트랜지스터의 소스를 가로지르는 단면도로서, 상기 분리구조(2)의 사이에 위치하는 기판(1) 영역이 셀트랜지스터의 소스가 된다.Next, a cell transistor is formed in the element formation region. The cross-sectional view at this time is a cross-sectional view across the source of the cell transistor, and the region of the substrate 1 located between the separation structures 2 is the source of the cell transistor.

그 다음, 상기 구조의 상부전면에 절연막(3)을 증착하고, 사진식각공정을 통해 상기 절연막(3)에 접촉창(CONTACT HOLE)을 형성하고, 그 접촉창이 형성된 절연막(3)의 상부에 다결정실리콘을 증착하고, 평탄화하여 상기 절연막(3)에 형성된 접촉창을 통해 상기 셀트랜지스터의 소스에 접하는 플러그(4)를 형성한다.Then, an insulating film 3 is deposited on the upper surface of the structure, a contact window is formed on the insulating film 3 through a photolithography process, and a polycrystal is formed on the insulating film 3 on which the contact window is formed. Silicon is deposited and planarized to form a plug 4 in contact with the source of the cell transistor through a contact window formed in the insulating film 3.

그 다음, 상기 플러그(4)와 절연막(3)의 상부전면에 절연막(5)을 증착하고, 그 절연막(5)과 그 하부측의 절연막(3)에 다시 콘택홀을 형성하여 상기 셀트랜지스터의 드레인을 노출시키고, 금속등의 도전성박막을 증착하고 패터닝하여 상기 셀트랜지스터의 드레인에 접속되는 비트라인(6)을 형성한다.Then, an insulating film 5 is deposited on the upper surface of the plug 4 and the insulating film 3, and contact holes are formed in the insulating film 5 and the insulating film 3 on the lower side thereof to form the cell transistor. The drain is exposed, and a conductive thin film such as metal is deposited and patterned to form a bit line 6 connected to the drain of the cell transistor.

그 다음, 도1b에 도시한 바와 같이 상기 비트라인(6)이 형성된 구조의 상부전면에 절연막(7)을 증착한다. 이때 증착되는 절연막(7)의 상부표면은 하부구조의 영향으로 단차를 갖도록 형성되며, 또한 그 두께가 원하는 절연막의 두께보다 두껍게 증착한다.Next, as shown in FIG. 1B, an insulating film 7 is deposited on the upper surface of the structure in which the bit line 6 is formed. At this time, the upper surface of the insulating film 7 to be deposited is formed to have a step due to the influence of the lower structure, and the thickness is deposited thicker than the thickness of the desired insulating film.

그 다음, 도1c에 도시한 바와 같이 화학적 기계적 연마(CMP)를 사용하여 상기 증착한 절연막(7)을 평탄화함과 아울러 그 절연막(7)의 두께를 원하는 두께로 조정한다.Then, as shown in Fig. 1C, the deposited insulating film 7 is planarized using chemical mechanical polishing (CMP), and the thickness of the insulating film 7 is adjusted to a desired thickness.

그 다음, 도1d에 도시한 바와 같이 상기 상부면에 평탄한 절연막(7)의 상부전면에 포토레지스트(도면 미도시)를 도포하고, 노광 및 현상하여 패턴을 형성하고, 그 패턴이 형성된 포토레지스트(PR) 패턴을 식각마스크로 사용하는 식각공정으로 상기 절연막(7)과 그 하부의 절연막(5)을 식각하여 상기 플러그(4)를 노출시키는 접촉창을 형성한다.Then, as shown in FIG. 1D, a photoresist (not shown) is applied to the upper surface of the flat insulating film 7 on the upper surface, and exposed and developed to form a pattern, and the photoresist on which the pattern is formed ( In the etching process using the PR pattern as an etching mask, the insulating layer 7 and the insulating layer 5 below are etched to form a contact window exposing the plug 4.

이때, 접촉창은 그 상부면의 개구면적이 넓고, 하부측으로 갈수로 접촉창의 개구면적이 줄어드는 형태, 즉 접촉창의 측면이 경사지게 형성된다. 이와 같은 특성으로, 상기 절연막(4)의 두께가 두꺼울수록 접촉창의 크기는 줄어들게 된다.At this time, the contact area of the upper surface is wide, the opening area of the contact window is reduced to the lower side, that is, the side of the contact window is formed to be inclined. As a result, the thicker the insulating layer 4 is, the smaller the contact window is.

그 다음, 도1e에 도시한 바와 같이 상기 포토레지스트를 제거하고, 상기 접촉창이 형성된 절연막(7)의 상부전면에 다결정실리콘(8)을 증착한다.Then, as shown in Fig. 1E, the photoresist is removed, and polysilicon 8 is deposited on the upper surface of the insulating film 7 on which the contact window is formed.

그 다음, 도1f에 도시한 바와 같이 상기 증착된 다결정실리콘(8)을 상기 잔존하는 절연막(7)의 상부면이 노출될때까지 평탄화하여 상기 절연막(7,5)에 형성된 접촉창 내에 위치하는 커패시터 노드를 형성한다.Then, as shown in Fig. 1F, the deposited polysilicon 8 is planarized until the upper surface of the remaining insulating film 7 is exposed, and the capacitor is located in the contact window formed in the insulating film 7, 5 Form a node.

이때, 커패시터 노드의 크기는 사진식각공정에 의해 정의할 수 있는 최소의 범위 이상의 크기로 형성되며, 이는 반도체 장치의 집적화가 심화될 수록 그 크기를 감소시킬 필요가 있다.At this time, the size of the capacitor node is formed to a size larger than the minimum range that can be defined by the photolithography process, it is necessary to reduce the size as the integration of semiconductor devices deepen.

이후의 공정에서는 상기 커패시터 노드 각각의 상부에 커패시터 하부전극을 형성하고, 그 커패시터 하부전극의 상부에 유전막과 상부전극을 순차적으로 형성하여 디램을 제조하게 된다.In the subsequent process, a capacitor lower electrode is formed on each of the capacitor nodes, and a dielectric film and an upper electrode are sequentially formed on the capacitor lower electrode to manufacture a DRAM.

상기와 같이 종래 디램의 커패시터 노드 형성방법은 노드 형성 위치인 절연막에 접촉창을 형성하는 과정에서 그 절연막을 평탄화한 후 접촉창을 형성하여 그 절연막의 두께가 낮아져 사진식각에 의해 정의할 수 있는 최소 크기이하의 커패시터 노드를 형성할 수 없는 문제점이 있었다. As described above, in the method of forming a capacitor node of a conventional DRAM, in the process of forming a contact window on an insulating film at a node formation position, the insulating film is flattened and then a contact window is formed to reduce the thickness of the insulating film, which can be defined by photolithography. There was a problem that a capacitor node less than the size could not be formed.

이와 같은 문제점을 극복하기 위해 접촉창 형성시 다결정실리콘 마스크를 더 사용하는 방법이 사용되었으며 이를 첨부한 도면을 참조하여 살펴보면 다음과 같다.In order to overcome such a problem, a method of using a polysilicon mask is further used to form a contact window, which will be described with reference to the accompanying drawings.

도2a 내지 도2f는 종래 디램의 커패시터 플러그 형성방법의 다른 실시예를 보인 공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 분리구조(2)를 형성하여 소자 형성영역을 정의하고, 그 소자형성영역에 셀트랜지스터를 제조한 후, 그 상부전면에 절연막(3)을 증착하고, 그 절연막(3)에 접촉창을 형성하여 상기 셀트랜지스터의 소스를 노출시킨 후, 그 소스에 접속되는 플러그(4)를 형성한 다음, 상기 구조의 상부에 절연막(5)을 증착하고, 그 절연막(5)의 일부에 형성한 접촉창을 통해 상기 셀트랜지스터의 소스에 접속되는 비트라인(6)을 형성하는 단계(도2a)와; 상기 구조의 상부전면에 절연막(7)을 증착하는 단계(도2b)와; 상기 절연막(7)을 평탄화하고, 그 절연막(7)의 상부에 다결정실리콘(9)을 증착하는 단계(도2c)와; 상기 다결정실리콘(9)과 평탄화된 절연막(7),(5)에 접촉창을 형성하여 플러그(4)를 노출시키는 단계(도2d)와; 상기 구조의 상부전면에 다결정실리콘(8)을 증착하는 단계(도2e)와; 상기 증착된 다결정실리콘(8),(9)을 평탄화하여 상기 절연막(7,5)에 형성한 접촉창 내에 위치하는 커패시터 노드를 형성하는 단계(도2f)로 구성된다. 2A to 2F are cross-sectional views showing another embodiment of a method of forming a capacitor plug of a conventional DRAM. As shown in FIG. 2A to 2F, an isolation structure 2 is formed on a substrate 1 to define an element formation region. After fabricating the cell transistor in the element formation region, the insulating film 3 is deposited on the upper surface thereof, the contact window is formed on the insulating film 3 to expose the source of the cell transistor, and the plug is connected to the source. (4), and then depositing an insulating film (5) on top of the structure, and forming a bit line (6) connected to the source of the cell transistor through a contact window formed on a portion of the insulating film (5). (FIG. 2A); Depositing an insulating film 7 on the upper surface of the structure (FIG. 2B); Planarizing the insulating film (7), and depositing polysilicon (9) on the insulating film (7) (Fig. 2C); Forming a contact window on the polysilicon (9) and the planarized insulating films (7) and (5) to expose the plug (4) (FIG. 2D); Depositing polysilicon (8) on the top surface of the structure (FIG. 2E); Planarizing the deposited polysilicon (8, 9) to form a capacitor node located in the contact window formed in the insulating film (7, 5) (Fig. 2f).

이와 같은 구성의 특징은 상기 도1a 내지 도1f에 도시한 구성에 비해 다결정실리콘(9)의 증착으로 그 커패시터의 노드가 형성될 위치인 접촉창을 형성하는 영역의 두께를 다결정실리콘(9)의 두께만큼 증가시킨 경우로 그 접촉창이 상부측의 개구부면적이 크고, 하부측이 적게형성되는 관계로 상기 다결정실리콘(9)을 형성하지 않는 기술에 비해 미세한 접촉창을 형성할 수 있게 된다.The characteristic of this configuration is that the thickness of the region forming the contact window which is the position where the node of the capacitor is to be formed by the deposition of the polysilicon 9 is compared with that shown in FIGS. 1A to 1F. In the case of increasing the thickness, the contact window has a larger opening area on the upper side and a smaller contact on the lower side, thereby making it possible to form a fine contact window as compared to the technique in which the polysilicon 9 is not formed.

그러나, 상기와 같이 다결정실리콘을 절연막의 상부에 증착하고, 그 다결정실리콘 및 하부측의 절연막에 접촉창을 형성할 경우, 다결정실리콘에 의한 식각부산물이 많이 발생되고 이를 제거하기가 용이하지 않아 디램의 특성을 열화시키는 문제점이 있었다.However, when polysilicon is deposited on top of the insulating film and the contact window is formed on the polysilicon and the insulating film on the lower side as described above, many etching by-products by polysilicon are generated and are not easy to remove. There was a problem of deteriorating characteristics.

이와 같은 문제점을 감안한 본 발명은 식각부산물의 생성을 줄이고 그 식각부산물을 용이하게 제거할 수 있으며, 사진식각공정으로 정의할 수 있는 패턴의 최소크기 이하의 커패시터 노드를 형성하는 디램의 커패시터 노드 형성방법을 제공함에 그 목적이 있다.In view of the above problems, the present invention can reduce the formation of etching by-products and easily remove the etching by-products, and the method of forming a capacitor node of a DRAM forming a capacitor node having a minimum size of a pattern that can be defined by a photolithography process. The purpose is to provide.

상기와 같은 목적은 셀트랜지스터와 셀트랜지스터의 드레인에 접속되는 비트라인 및 그 셀트랜지스터의 소스에 접속되는 플러그가 형성된 구조의 상부전면에 절연막을 증착하는 단계와; 상기 절연막을 평탄화하지 않은 상태에서 그 절연막의 일 부를 식각하여 상기 플러그의 상부를 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 평탄화하여 커패시터 노드를 형성하는 단계와; 상기 절연막을 평탄화하는 단계로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is achieved by depositing an insulating film on an upper surface of a structure in which a bit line connected to a cell transistor and a drain of the cell transistor and a plug connected to a source of the cell transistor are formed; Etching a portion of the insulating film without exposing the insulating film to expose the upper portion of the plug; Depositing polysilicon on the upper surface of the structure and planarizing the polysilicon to form a capacitor node; It is achieved by the step of planarizing the insulating film, it will be described in detail with reference to the accompanying drawings, the present invention as follows.

도3a 내지 도3f는 본 발명 디램의 커패시터 노드 형성방법을 보인 공정 수순도로서, 이에 도시한 바와 같이 기판(1)에 분리구조(2)를 형성하여 소자 형성영역을 정의하고, 그 소자형성영역에 셀트랜지스터를 제조한 후, 그 상부전면에 절연막(3)을 증착하고, 그 절연막(3)에 접촉창을 형성하여 상기 셀트랜지스터의 소스를 노출시킨 후, 그 소스에 접속되는 플러그(4)를 형성한 다음, 상기 구조의 상부에 절연막(5)을 증착하고, 그 절연막(5)의 일부에 형성한 접촉창을 통해 상기 셀트랜지스터의 소스에 접속되는 비트라인(6)을 형성하는 단계(도3a)와; 상기 구조의 상부전면에 절연막(7)을 증착하는 단계(도3b)와; 상기 절연막(7)을 평탄화하지 않고, 사진식각공정을 통해 접속창을 형성하는 단계(도3c)와; 상기 구조의 상부전면에 다결정실리콘(8)을 증착하는 단계(도3d)와; 상기 다결정실리콘(8)을 평탄화하여 커패시터 노드를 형성하는 단계(도3e)와; 상기 증착된 절연막(7)을 평탄화하는 단계(도3f)로 구성된다.3A to 3F are process flowcharts showing a method of forming a capacitor node of a DRAM according to the present invention. As shown therein, an isolation structure 2 is formed on a substrate 1 to define an element formation region, and an element formation region thereof. After fabricating the cell transistors, the insulating film 3 is deposited on the upper surface of the cell transistor, a contact window is formed on the insulating film 3 to expose the source of the cell transistors, and then the plug 4 connected to the source. And then depositing an insulating film 5 on top of the structure, and forming a bit line 6 connected to the source of the cell transistor through a contact window formed on a portion of the insulating film 5 ( 3a); Depositing an insulating film 7 on the upper surface of the structure (FIG. 3B); Forming a connection window through a photolithography process without planarizing the insulating film 7 (FIG. 3C); Depositing polysilicon (8) on the top surface of the structure (FIG. 3D); Planarizing the polysilicon (8) to form a capacitor node (Fig. 3e); And planarizing the deposited insulating film 7 (FIG. 3F).

이하, 상기와 같은 본 발명 디램의 커패시터 노드 제조방법을 좀 더 상세히 설명한다. Hereinafter, a method of manufacturing a capacitor node of the DRAM according to the present invention will be described in more detail.

먼저, 도3a에 도시한 바와 같이 기판(1)의 일부영역에 트랜치를 형성하고, 산화막을 증착한 후, 평탄화하여 상기 트랜치 내에 위치하는 분리구조(2)를 형성하여 소자형성영역을 정의한다.First, as shown in FIG. 3A, a trench is formed in a partial region of the substrate 1, an oxide film is deposited, and then planarized to form an isolation structure 2 positioned in the trench to define an element formation region.

그 다음, 상기 소자형성영역에 셀트랜지스터를 제조한 후, 그 상부전면에 절연막(3)을 증착하고, 사진식각공정을 통해 상기 절연막(3)에 접촉창을 형성하여 상기 셀트랜지스터의 소스를 노출시킨다.Subsequently, after fabricating a cell transistor in the device formation region, the insulating film 3 is deposited on the upper surface thereof, and a contact window is formed on the insulating film 3 through a photolithography process to expose the source of the cell transistor. Let's do it.

그 다음, 상기 구조의 상부전면에 다결정실리콘을 증착한 후, 평탄화하여 상기 셀트랜지스터의 소스에 접속되는 플러그(4)를 형성한다.Next, polycrystalline silicon is deposited on the upper surface of the structure, and then planarized to form a plug 4 connected to the source of the cell transistor.

그 다음, 상기 구조의 상부에 절연막(5)을 증착하고, 다시 사진식각공정을 통해 상기 절연막(5)의 상부에 콘택홀을 형성하여 상기 셀트랜지스터의 드레인을 노출시킨다.Next, an insulating film 5 is deposited on the structure, and a contact hole is formed in the upper portion of the insulating film 5 through a photolithography process to expose the drain of the cell transistor.

그 다음, 상기 구조의 상부에 금속을 증착하고, 이를 패터닝하여 상기 노출된 드레인에 접속되는 비트라인(6)을 형성한다.A metal is then deposited on top of the structure and patterned to form a bit line 6 that is connected to the exposed drain.

그 다음, 도3b에 도시한 바와 같이 상기 구조의 상부전면에 절연막(7)을 증착한다. 이때 절연막(7)은 평탄화되지 않은 것으로 종래의 기술에서 설명한 바와 같이 염원하는 절연막(7)의 두께보다 두껍게 증착된다.Next, as shown in Fig. 3B, an insulating film 7 is deposited on the upper surface of the structure. At this time, the insulating film 7 is not planarized and is deposited to be thicker than the thickness of the insulating film 7 to be desired as described in the related art.

그 다음, 도3c에 도시한 바와 같이 상기 절연막(7)을 평탄화하지 않은 상태로 사진식각공정을 통해 상기 절연막(7)의 일부와 그 하부의 절연막(5)을 식각하여 상기 플러그(4) 상부를 노출시키는 접속창을 형성한다.Next, as shown in FIG. 3C, a portion of the insulating film 7 and an insulating film 5 below the portion are etched through the photolithography process without the flattening of the insulating film 7. It forms a connection window that exposes.

이때, 형성되는 접촉창은 종래의 기술에서 설명한 바와 같이 그 접속창의 하부가 상부측보다 개구면적이 작도록 그 접속창의 측면이 기울기를 갖도록 형성되므로, 상기 평탄화되지 않은 절연막(7)에 접속창을 형성할 경우, 평탄화된 절연막에 비해 두께가 두꺼워 노출되는 플러그(4)의 면적은 줄어들게 된다.At this time, the contact window to be formed is formed so that the side of the contact window is inclined so that the lower portion of the contact window is smaller than the upper side as described in the prior art, so that the contact window to the unflattened insulating film 7 In the case of forming, the thickness of the plug 4 to be exposed is reduced since the thickness is thicker than that of the planarized insulating film.

그 다음, 도3d에 도시한 바와 같이 상기 구조의 상부전면에 다결정실리콘(8)을 증착한다.Next, as shown in Fig. 3D, polycrystalline silicon 8 is deposited on the upper surface of the structure.

그 다음, 도3e에 도시한 바와 같이 상기 다결정실리콘(8)을 평탄화하여 커패시터 노드를 형성한다.Next, as shown in Fig. 3E, the polysilicon 8 is planarized to form a capacitor node.

그 다음, 도3f에 도시한 바와 같이 상기 증착된 절연막(7)을 평탄화한다.Then, the deposited insulating film 7 is planarized as shown in Fig. 3F.

이후의 공정에서는 상기 형성한 커패시터 노드에 접속되는 커패시터 하부전극을 형성하고, 그 커패시터 하부전극의 상부에 유전막과 커패시터 상부전극을 형성하여 디램을 제조하게 된다.In the subsequent process, a capacitor lower electrode connected to the formed capacitor node is formed, and a dielectric film and a capacitor upper electrode are formed on the capacitor lower electrode to manufacture a DRAM.

또한, 상기 커패시터 노드 형성을 위해 증착한 다결정실리콘(7)과 절연막(8)은 동시에 화학적 기계적 연마법을 통해 동시에 평탄화할 수 있다.In addition, the polysilicon 7 and the insulating film 8 deposited to form the capacitor node may be simultaneously planarized by chemical mechanical polishing.

상기한 바와 같이 본 발명 디램의 커패시터 노드 형성방법은 커패시터 노드가 형성될 접촉창을 절연막이 평탄화되지 않은 상태에서 형성하여, 사진식각공정으로 정의할 수 있는 최소의 크기보다 미세한 커패시터 노드를 형성할 수 있으며, 다결정실리콘을 사용하는 경우에 비해 식각부산물의 발생이 적고, 또한 발생한 식각부산물의 제거가 용이하여 디램의 특성 저하를 방지할 수 있는 효과가 있다.As described above, in the method of forming the capacitor node of the DRAM of the present invention, a contact window in which the capacitor node is to be formed is formed in a state where the insulating layer is not planarized, thereby forming a capacitor node smaller than the minimum size that can be defined by a photolithography process. In addition, compared to the case of using polysilicon, the generation of etching by-products is less, and the removal of the generated etching by-products is easy, thereby preventing the deterioration of the characteristics of the DRAM.

Claims (2)

셀트랜지스터와 셀트랜지스터의 드레인에 접속되는 비트라인 및 그 셀트랜지스터의 소스에 접속되는 플러그가 형성된 구조의 상부전면에 절연막을 증착하는 단계와; 상기 절연막을 평탄화하지 않은 상태에서 그 절연막의 일부를 식각하여 상기 플러그의 상부를 노출시키는 단계와; 상기 구조의 상부전면에 다결정실리콘을 증착하고, 그 다결정실리콘을 평탄화하여 커패시터 노드를 형성하는 단계와; 상기 절연막을 평탄화하는 단계로 이루어진 것을 특징으로 하는 디램의 커패시터 노드 형성방법.Depositing an insulating film on an upper surface of a structure in which a bit line connected to a cell transistor and a drain of the cell transistor and a plug connected to a source of the cell transistor are formed; Etching a portion of the insulating film without exposing the insulating film to expose the upper portion of the plug; Depositing polysilicon on the upper surface of the structure and planarizing the polysilicon to form a capacitor node; And planarizing the insulating layer. 제 1항에 있어서, 상기 다결정실리콘과 절연막은 화학적 기계적 연마법을 사용하여 동시에 평탄화하는 것을 특징으로 하는 디램의 커패시터 노드 형성방법.The method of claim 1, wherein the polysilicon and the insulating layer are simultaneously planarized using chemical mechanical polishing.
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