KR20030001857A - Method for manufacturing capacitor in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 구체적으로는, 스토리지 노드 전극의 면적 증가 및 스핀 드라이(spin dry)에 의한 스토리지 노드 전극의 이탈을 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of preventing the storage node electrode from being separated by an increase in the area of the storage node electrode and spin dry. It is about.
일반적으로, 반도체 소자의 고집적화가 증가됨에 따라 캐패시터의 고정전 용량이 요구되고 있다. 이를 해결하기 위해 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 또는, 스토리지 노드 전극의 표면적을 증대시키는 방법 등이 대두되고 있다. 이를 해결하기 위한 방안 중 하나로서 스토리지 노드 전극의 표면적을 증대시키는 방법을 설명한다.In general, as the high integration of semiconductor devices increases, a fixed capacitance of a capacitor is required. To solve this problem, a method of using a material having a high dielectric constant of a capacitor, reducing the thickness of a dielectric film, or increasing the surface area of a storage node electrode is emerging. As a solution to this problem, a method of increasing the surface area of the storage node electrode will be described.
도 1a 내지 도 1d는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 각 단계별 제조 공정도이다.1A to 1D are each step manufacturing process diagrams for explaining a method of manufacturing a capacitor of a conventional semiconductor device.
도 1a에 도시된 바와같이, 소자 분리막(2)을 구비하는 실리콘 기판(1)을 제공한다. 그 다음, 실리콘 기판(1)상에 공지된 방법에 의해 트랜지스터(3)를 형성하고, 그 상부에 제1 층간 절연막(4)을 형성한다. 이어서, 층간 절연막(4)상에 비트 라인 및 스토리지 노드 형성을 위한 플러그 폴리실리콘막(5)을 형성한다. 그 다음, 플러그 폴리실리콘막(5)이 형성된 기판 전면에 제2 층간 절연막(6)을 형성하고, 제2 층간 절연막(6)상에 비트라인 텅스텐 플러그막(7) 및 비트라인(8)을 형성한다.그리고나서, 비트라인(8)이 형성된 결과물 전면상에 이상산화 방지용 캡핑 질화막(9), 예컨대, SiN막을 증착한다.As shown in FIG. 1A, a silicon substrate 1 having an element isolation film 2 is provided. Then, the transistor 3 is formed on the silicon substrate 1 by a known method, and the first interlayer insulating film 4 is formed thereon. Subsequently, a plug polysilicon film 5 for forming a bit line and a storage node is formed on the interlayer insulating film 4. Next, a second interlayer insulating film 6 is formed on the entire surface of the substrate on which the plug polysilicon film 5 is formed, and the bit line tungsten plug film 7 and the bit line 8 are formed on the second interlayer insulating film 6. Then, a capping nitride film 9 for preventing abnormal oxidation, for example, a SiN film, is deposited on the entire surface of the resultant bit line 8 formed thereon.
그 다음, 도 1b에 도시된 바와같이, 캡핑 질화막(9) 전면에 제3 층간 절연막(10)을 증착한다. 이어서, 상기 제3 층간 절연막(10)상에 스토리지 노드를 위한 콘택홀(11)을 형성한다. 그리고나서, 콘택홀 상에 플러그 폴리실리콘막(12)을 매립하여 스토리지 노드를 형성한다. 그런다음, 플러그 폴리실리콘막(12)이 형성된 결과물 전면에 식각 정지막인 질화막(13)을 증착한다.Next, as shown in FIG. 1B, a third interlayer insulating film 10 is deposited over the capping nitride film 9. Subsequently, a contact hole 11 for a storage node is formed on the third interlayer insulating layer 10. Then, the plug polysilicon layer 12 is buried in the contact hole to form a storage node. Then, the nitride film 13 as an etch stop film is deposited on the entire surface of the resultant product in which the plug polysilicon film 12 is formed.
그 다음, 도 1c에 도시된 바와같이, 상기 질화막(13) 상부에 희생산화막(19)을 증착한다. 이어서, 캐패시터 영역을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 제3 층간 절연막(12)이 노출되도록 상기 포토레지스트 패턴을 식각 장벽으로 하여 희생 산화막(14) 및 질화막(13)을 식각한다. 이에 따라, 캐패시터를 제조하기 위한 기본 하부 전극 구조가 형성된다.Next, as shown in FIG. 1C, a sacrificial oxide film 19 is deposited on the nitride film 13. Subsequently, a sacrificial oxide film 14 and a nitride film 13 are etched by forming a photoresist pattern (not shown) defining a capacitor region and using the photoresist pattern as an etch barrier so that the third interlayer insulating film 12 is exposed. do. As a result, a basic lower electrode structure for manufacturing the capacitor is formed.
그 다음, 도 1d에 도시된 바와같이, 상기 결과물 전면상에 스토리지 노드용 도전막(15)인 비정질 폴리 실리콘막을 증착한다. 그런다음, 기판 전면에 포토레지스트막(16)을 코팅하여 하부 전극 구조의 내부를 매립한다.Next, as shown in FIG. 1D, an amorphous polysilicon film, which is a conductive film 15 for a storage node, is deposited on the entire surface of the resultant product. Then, the photoresist film 16 is coated on the entire surface of the substrate to fill the inside of the lower electrode structure.
이어서, 도 1e에 도시된 바와같이, 희생 산화막(14)이 노출될때까지 포토레지스트막(16) 및 스토리지 노드용 도전막(15)을 벌크 식각하여 하부전극(15a)을 형성한다.Subsequently, as illustrated in FIG. 1E, the lower electrode 15a is formed by bulk etching the photoresist layer 16 and the conductive layer 15 for the storage node until the sacrificial oxide layer 14 is exposed.
그 다음, 도 1f에 도시된 바와같이, 상기 포토레지스트막(16)을 제거하여 컵 모양의 하부전극(15a)을 형성한 다음, 상기 하부전극(15a)의 안쪽 및 바깥쪽 모두를 사용하기 위해 셀 블록 오픈 마스크를 이용하여 희생 산화막(14)을 습식 식각함으로써, 원통형 실린더 구조의 캐패시터 구조를 형성한다.Next, as shown in FIG. 1F, the photoresist film 16 is removed to form a cup-shaped lower electrode 15a, and then both inner and outer sides of the lower electrode 15a are used. By wet etching the sacrificial oxide film 14 using the cell block open mask, a capacitor structure having a cylindrical cylinder structure is formed.
그러나, 반도체 소자가 고집적화됨에 따라 컵 모양의 캐패시터에서 원하는 캐패시턴스(Capacitance)를 얻기 위해 도 1b에서 스토리지 노드를 위한 콘택홀(11) 형성시 상부 마스크(미도시)와의 고선택비가 요구되며, 식각 타겟의 증가에 의한 마진 감소 및 캐패시터의 높이 증가로 인해 이후 배선의 콘택홀 형성시 어려움이 발생한다.However, as semiconductor devices are highly integrated, high selectivity with an upper mask (not shown) is required when forming the contact hole 11 for the storage node in FIG. 1B to obtain a desired capacitance in a cup-shaped capacitor. Difficulties arise in the subsequent formation of contact holes in the wiring due to a decrease in margin and an increase in the height of the capacitor.
또한, 도 1f에서의 원통형 실린더 캐패시터 형성 과정에서 상기 희생 산화막(14)의 습식 식각시 스핀 드라이(spin dry)에 의한 하부전극(15a)의 이탈이 발생한다.In addition, in the process of forming the cylindrical cylinder capacitor in FIG. 1F, the lower electrode 15a is separated by spin dry during wet etching of the sacrificial oxide layer 14.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은, 스토리지 노드 전극의 면적을 증가시킬 수 있고, 원통형 실린더 캐패시터 형성시 스핀 드라이(spin dry)에 의한 스토리지 노드 전극의 이탈을 방지할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.Accordingly, an object of the present invention devised to solve the above problems is to increase the area of the storage node electrode, and to prevent the detachment of the storage node electrode by spin dry when forming a cylindrical cylinder capacitor. A method for manufacturing a capacitor of a semiconductor device.
도 1a 내지 도 1f는 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 각 단게별 제조공정도.1A to 1F are steps for manufacturing steps for explaining a capacitor manufacturing method of a conventional semiconductor device.
도 2a 내지 도 2i는 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 각 단계별 제조공정도.Figures 2a to 2i are each step manufacturing process diagram for explaining a capacitor manufacturing method of a semiconductor device of the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
20 : 실리콘 기판21 : 소자 분리막20 silicon substrate 21 device isolation film
22 : 제1 층간절연막25 : 콘택홀22: first interlayer insulating film 25: contact hole
30a : 비트라인용 플러그막30b : 스토리지 노드용 플러그막30a: plug film for bit line 30b: plug film for storage node
32 : 제2 층간절연막33 : 비트라인용 텅스텐 플러그막32: second interlayer insulating film 33: tungsten plug film for bit line
34 : 비트라인용 금속막34a : 비트라인34: metal film for bit line 34a: bit line
36 : 캡핑 질화막38 : 제1 절연막36 capping nitride film 38 first insulating film
40 : 제1 콘택홀 42 : 플러그막40: first contact hole 42: plug film
46 : 제2 절연막48 : 제2 콘택홀46: second insulating film 48: second contact hole
50 : 도전막50a : 하부 전극50 conductive film 50a lower electrode
52 : 포토 레지스트막52: photoresist film
상기 목적 달성을 위한 본 발명의 캐패시터 제조방법은, 기판 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 식각하여 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀내에 플러그막을 형성하는 단계; 상기 플러그막 상에 식각정지막을 형성하는 단계; 상기 식각정지막 상부에 제2 절연막을 형성하는 단계; 상기 제2 절연막 및 상기 식각정지막을 식각하여 상기 플러그막을 노출시키는 제2 콘택홀을 형성하는 단계; 상기 노출된 플러그막을 선택적으로 식각하는 단계; 상기 선택적으로 식각된 플러그 상에 하부전극을 형성하는 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하여 캐패시터를 형성하는 단계를 포함하는 것을 특징으로 한다.Capacitor manufacturing method of the present invention for achieving the above object, forming a first insulating film on a substrate; Etching the first insulating layer to form a first contact hole; Forming a plug layer in the first contact hole; Forming an etch stop layer on the plug layer; Forming a second insulating layer on the etch stop layer; Etching the second insulating layer and the etch stop layer to form a second contact hole exposing the plug layer; Selectively etching the exposed plug layer; Forming a lower electrode on the selectively etched plug; And forming a capacitor by forming a dielectric film and an upper electrode on the lower electrode.
이때, 스토리지 노드 플러그막의 선택적 식각은 HBr/O2, HBr/HeO2, Cl2/O2및 Cl2/HeO2가스의 조성을 이용한 건식 식각인 것을 특징으로 한다.At this time, the selective etching of the storage node plug layer is characterized in that the dry etching using the composition of HBr / O 2 , HBr / HeO 2 , Cl 2 / O 2 and Cl 2 / HeO 2 gas.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.
도 2a 내지 도 2i는 본 발명의 실시예의 반도체 소자의 캐패시터 제조방법을 설명하기 위한 각 단계별 제조공정도이다.2A to 2I are manufacturing process diagrams for each step for explaining a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
먼저, 도 2a에 도시된 바와같이, 소자분리막(21)을 구비하는 실리콘 기판(20)을 제공한다. 이어서, 실리콘 기판(20) 상부에 트랜지스터(22)를 형성한다. 트랜지스터(22)의 형성공정은 도면에 도시되어 있지 않지만 통상의 공정대로 게이트 절연막, 게이트용 도전막 및 질화막의 적층구조로 된 게이트와, 게이트 양측벽에 LDD(Lightly Doped Drain) 영역을 형성하기 위한 스페이서 및 게이트 양측의 실리콘 기판내에 형성된 소오스/드레인 영역의 형성 공정을 포함한다.First, as shown in FIG. 2A, a silicon substrate 20 having an isolation layer 21 is provided. Subsequently, the transistor 22 is formed on the silicon substrate 20. Although the process of forming the transistor 22 is not shown in the drawing, a gate having a laminated structure of a gate insulating film, a gate conductive film, and a nitride film as usual, and for forming lightly doped drain (LDD) regions on both sides of the gate Forming a source / drain region formed in the silicon substrate on both sides of the spacer and the gate.
그 다음, 트랜지스터(22)가 형성된 전체 구조상에 제1 층간절연막(24)을 형성한다. 그 다음, 스토리지 노드 및 비트라인 노드를 형성하기 위해 제1 층간절연막(24)에 트랜지스터의 소오스/드레인 영역을 노출시키는 콘택홀(25)을 형성한다.이어서, 콘택홀(25)에 도전막, 바람직하게는 플러그 폴리실리콘막을 형성하여 비트라인용 플러그막(30a)과 스토리지 노드용 플러그막(30b)을 형성한다.Then, the first interlayer insulating film 24 is formed on the entire structure where the transistor 22 is formed. A contact hole 25 is then formed in the first interlayer insulating film 24 to expose the source / drain regions of the transistor to form a storage node and a bit line node. Next, a conductive film is formed in the contact hole 25. Preferably, the plug polysilicon film is formed to form the bit line plug film 30a and the storage node plug film 30b.
그 다음, 도 2b에 도시된 바와같이, 플러그 폴리실리콘막 상부에 소정의 두께를 갖는 제2 층간 절연막(32)을 형성한다. 그 다음, 제2 층간 절연막(32) 일부분을 식각하여 비트라인용 플러그막(30a) 소정부분을 노출시킨 다음, 상기 플러그막(30a)과 콘택하는 비트라인용 텅스텐 플러그막(33)을 매립한다.Next, as shown in FIG. 2B, a second interlayer insulating film 32 having a predetermined thickness is formed on the plug polysilicon film. Next, a portion of the second interlayer insulating film 32 is etched to expose a predetermined portion of the bit line plug film 30a, and then the tungsten plug film 33 for bit line contacting the plug film 30a is buried. .
이어서, 비트라인용 텅스텐 플러그막(33)이 형성된 결과물 전면에 비트라인용 금속막(34)을 증착하여 비트라인용 텅스텐 플러그막(33)과 콘택시킨다.Subsequently, the bit line metal film 34 is deposited on the entire surface of the resultant on which the bit line tungsten plug film 33 is formed to contact the bit line tungsten plug film 33.
이어서, 도 2c에 도시된 바와같이, 비트라인용 금속막(34)을 소정부분 패터닝하여 비트라인(34a)을 형성한다. 그런다음, 비트라인(34a)이 형성된 결과물 전면에 이상산화 방지용 캡핑질화막(36), 예컨대, SiN막을 소정의 두께로 증착한다. 그리고나서, 캡핑질화막(36) 상부에 제1 절연막(38)을 증착한다.Subsequently, as shown in FIG. 2C, the bit line metal film 34 is partially patterned to form the bit line 34a. Then, the capping nitride film 36 for preventing abnormal oxidation, for example, an SiN film, is deposited on the entire surface where the bit line 34a is formed. Then, the first insulating film 38 is deposited on the capping nitride film 36.
그 다음, 도 2d에 도시된 바와같이, 제1 절연막(38) 일정부분을 식각하여 스토리지 노드용 플러그막(30b) 소정부분을 노출시키는 제1 콘택홀(40)을 형성한다. 이어서, 상기 제1 콘택홀(40)이 매립되도록 플러그막(42)을 형성하고, 플러그막(42)이 형성된 결과물 전면에 식각정지막 역할을 수행하는 질화막(44)을 증착한다.Next, as shown in FIG. 2D, a portion of the first insulating layer 38 is etched to form a first contact hole 40 exposing a predetermined portion of the plug layer 30b for the storage node. Subsequently, a plug layer 42 is formed to fill the first contact hole 40, and a nitride layer 44 serving as an etch stop layer is deposited on the entire surface of the resultant product on which the plug layer 42 is formed.
그 다음, 도 2e에 도시된 바와같이, 질화막(44) 상부에 다마신 구조의 희생 산화막 역할을 하는 제2 절연막(46)을 증착한다. 그런다음, 제2 절연막(46) 상부에 캐패시터 하부 구조를 한정하는 포토 레지스트 패턴(미도시)을 형성한다. 이어서,상기 포토 레지스트 패턴을 식각 장벽으로 제2 절연막(46) 및 질화막(44)을 식각하여 플러그막(42)을 노출시키는 제2 콘택홀(48)을 형성한다. 이에따라, 캐패시터를 제조하기 위한 기본 하부 전극 구조를 형성한다.Next, as shown in FIG. 2E, a second insulating film 46 that serves as a sacrificial oxide film having a damascene structure is deposited on the nitride film 44. Then, a photoresist pattern (not shown) defining a capacitor lower structure is formed on the second insulating layer 46. Subsequently, a second contact hole 48 exposing the plug layer 42 is formed by etching the second insulating layer 46 and the nitride layer 44 using the photoresist pattern as an etch barrier. This forms a basic bottom electrode structure for producing the capacitor.
그 다음, 도 2f에 도시된 바와같이, 상기 노출된 플러그막(42)을 선택적으로 식각한다. 이때, 플러그막(42)의 선택적 식각은 바람직하게 HBr/O2, HBr/HeO2, Cl2/O2및 Cl2/HeO2가스의 조성을 이용한 건식 식각이거나, 또는 질산을 이용한 습식 식각이다.Then, as shown in FIG. 2F, the exposed plug film 42 is selectively etched. In this case, the selective etching of the plug layer 42 is preferably dry etching using the composition of HBr / O 2 , HBr / HeO 2 , Cl 2 / O 2, and Cl 2 / HeO 2 , or wet etching using nitric acid.
이어서, 도 2g에 도시된 바와같이, 상기 식각된 플러그막(42a)이 형성된 결과물 전면에 도전막(50), 예컨대 비정질 폴리 실리콘막을 증착한다. 그런다음, 기판 전면에 포토레지스트막(52)을 코팅하여 하부 전극 구조의 내부를 매립한다.Subsequently, as illustrated in FIG. 2G, a conductive film 50, for example, an amorphous polysilicon film, is deposited on the entire surface of the resultant product on which the etched plug film 42a is formed. Then, the photoresist film 52 is coated on the entire surface of the substrate to fill the inside of the lower electrode structure.
그 다음, 도 2h에 도시된 바와같이, 제2 절연막(46)이 노출될때까지 포토레지스트막(52) 및 도전막(50)을 벌크 식각하여 하부전극(50a)을 형성한다.Next, as shown in FIG. 2H, the photoresist film 52 and the conductive film 50 are etched in bulk until the second insulating film 46 is exposed to form the lower electrode 50a.
그 다음, 도 2i에 도시된 바와같이, 상기 포토레지스트막(52)을 제거하여 컵 모양의 하부전극(50a)을 형성한 다음, 상기 하부전극(50a)의 안쪽 및 바깥쪽 모두를 사용하기 위해 셀 블록 오픈 마스크를 이용하여 제2 절연막(46)을 습식 식각함으로써, 원통형 실린더 구조의 캐패시터 구조를 형성한다.Next, as shown in FIG. 2I, the photoresist film 52 is removed to form a cup-shaped lower electrode 50a, and then both inner and outer sides of the lower electrode 50a are used. By wet etching the second insulating film 46 using the cell block open mask, a capacitor structure having a cylindrical cylinder structure is formed.
이때, 제2 콘택홀(48) 형성후, 플러그막(42)을 일정부분 식각하여 하부전극(50a)과 제1 절연막(38)과의 접촉 면적을 증가시킴으로써, 습식 식각의 스핀 드라이(spin dry)에 의한 하부전극의 이탈을 방지하여 안정된 실린더형 캐패시터 구조를 형성할 수 있다.In this case, after the formation of the second contact hole 48, the plug layer 42 is etched to increase the contact area between the lower electrode 50a and the first insulating layer 38. It is possible to form a stable cylindrical capacitor structure by preventing the separation of the lower electrode by the).
이후, 도면에는 도시하지 않았지만, 하부전극(50a) 상부에 유전막 및 상부전극을 차례로 형성하여 반도체 소자의 캐패시터를 제조한다.Subsequently, although not shown in the drawings, a dielectric film and an upper electrode are sequentially formed on the lower electrode 50a to manufacture a capacitor of the semiconductor device.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible in the technical field of the present invention that various substitutions, modifications and changes are possible without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
상술한 본 발명의 반도체 소자의 캐패시터 제조방법은, 스토리지 노드용 비아홀(48) 형성후, 스토리지 노드 플러그막(42)을 일정부분 식각함으로써 스토리지 노드의 면적을 증가시키는 효과가 있다.The capacitor manufacturing method of the semiconductor device of the present invention described above has an effect of increasing the area of the storage node by etching the storage node plug layer 42 after the formation of the via hole 48 for the storage node.
또한, 스토리지 노드 전극(50a)과 제3 층간절연막(38)과의 접촉 면적을 증가시켜 실린더 구조의 캐패시터 형성시, 습식 식각의 스핀 드라이(spin dry)에 의한 스토리지 노드 전극의 이탈을 방지하여 안정된 구조의 실린더 구조의 캐패시터를 형성할 수 있다.In addition, by increasing the contact area between the storage node electrode 50a and the third interlayer insulating film 38, when the capacitor of the cylinder structure is formed, the storage node electrode is prevented from being separated by spin dry of wet etching. The capacitor of the cylinder structure of a structure can be formed.
이는 종래 동일 캐패시턴스에 대해 캐패시터의 높이를 감소시킬 수 있어 이후 배선의 콘택홀 형성시 식각 타겟의 감소로 인해 안정된 금속 배선을 형성할 수 있다.This may reduce the height of the capacitor with respect to the same capacitance in the related art, thereby forming a stable metal wiring due to the reduction of the etch target when forming a contact hole of the wiring.
Claims (4)
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| KR1020010037715A KR20030001857A (en) | 2001-06-28 | 2001-06-28 | Method for manufacturing capacitor in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020010037715A KR20030001857A (en) | 2001-06-28 | 2001-06-28 | Method for manufacturing capacitor in semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030001857A true KR20030001857A (en) | 2003-01-08 |
Family
ID=27711942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010037715A KR20030001857A (en) | 2001-06-28 | 2001-06-28 | Method for manufacturing capacitor in semiconductor device |
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| Country | Link |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030065952A (en) * | 2002-02-02 | 2003-08-09 | 삼성전자주식회사 | Semiconductor memory device having capacitor and fabrication method thereof |
| KR100950752B1 (en) * | 2007-04-20 | 2010-04-05 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
-
2001
- 2001-06-28 KR KR1020010037715A patent/KR20030001857A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030065952A (en) * | 2002-02-02 | 2003-08-09 | 삼성전자주식회사 | Semiconductor memory device having capacitor and fabrication method thereof |
| KR100950752B1 (en) * | 2007-04-20 | 2010-04-05 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
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