KR0166030B1 - Capacitor fabrication method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 하부절연층이 형성된 반도체기판 상부에 제1도전층과 감광막패턴을 순차적으로 형성하고 상기 감광막패턴 측벽에 절연막 스페이서를 형성한 다음, 이를 이용하여 콘택홀을 형성하고 상기 감광막패턴을 제거한 다음, 전체표면상부에 제2도전층을 형성하고 상기 제2도전층의 상측 일부만 돌출되도록 희생막을 형성한 다음, 노출된 만큼의 제2도전층을 식각하고, 상기 절연막 스페이서 및 희생막 제거공정과 저장전극마스크를 이용한 식각공정을 실시하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and sequentially forming a first conductive layer and a photoresist pattern on an upper surface of a semiconductor substrate on which a lower insulating layer is formed, and forming an insulation spacer on the sidewalls of the photoresist pattern, and then using the contact. After forming a hole and removing the photoresist pattern, a second conductive layer is formed on the entire surface, and a sacrificial layer is formed to protrude only a portion of the upper side of the second conductive layer, and then the exposed second conductive layer is etched. By performing the etching process using the insulating film spacer and the sacrificial film removing process and the storage electrode mask to form a storage electrode with an increased surface area, it is possible to secure a capacitance sufficient for high integration of the semiconductor device in a later process, thereby enabling high integration of the semiconductor device. This is a technique for improving the reliability of the semiconductor device accordingly.
Description
제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.1 is a cross-sectional view showing a capacitor manufacturing process of a semiconductor device formed in accordance with an embodiment of the prior art.
제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.2A to 2D are cross-sectional views showing a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11,31 : 반도체기판 12,32 : 소자분리산화막11,31: semiconductor substrate 12,32: device isolation oxide film
13,33 : 게이트산화막 14,34 : 게이트전극13,33 gate oxide film 14,34 gate electrode
15,35 : 산화막 스페이서 16,16',36,36' : 불순물 확산영역15,35: oxide spacer 16,16 ', 36,36': impurity diffusion region
17,37 : 하부절연층 18,39 : 제1다결정실리콘막17,37: lower insulating layer 18,39: first polycrystalline silicon film
19 : 제1감광막 20 : 제1산화막19: first photosensitive film 20: first oxide film
21,45 : 제2다결정실리콘막 22 : 제2산화막21,45: Second polycrystalline silicon film 22: Second oxide film
23 : 제2감광막 24,44 : 유전체막23: second photosensitive film 24, 44: dielectric film
25 : 제3다결정실리콘막 27,38 : 콘택홀25 third polysilicon film 27,38 contact hole
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로 하는 충분한 정전용량을 확보하기 위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a technique of increasing the surface area of a storage electrode in order to secure sufficient capacitance required as a semiconductor device is highly integrated.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.Since the semiconductor device is highly integrated and the cell size is reduced, it is difficult to sufficiently secure a capacitance proportional to the surface area of the storage electrode.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, which is an important factor for high integration of the DRAM device.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하였다. 또는, 유전체막을 얇게 형성하였다.Therefore, in order to increase the capacitance of the capacitor, a material having a high dielectric constant was used as the dielectric film. Alternatively, the dielectric film was formed thin.
그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.However, dielectric materials having a high dielectric constant, such as Ta 2 O 5 , TiO 2 or SrTiO 3 , have not been confirmed with reliability and thin film characteristics. Therefore, it is difficult to apply to the actual device. In addition, reducing the thickness of the dielectric film has a problem in that the dielectric film is destroyed during operation of the device, thereby lowering the reliability of the capacitor, making it difficult to achieve high integration of the semiconductor device.
제1도는 종래기술에 의하여 형성된 스택(stack) 구조의 캐패시터를 도시한 단면도이다.1 is a cross-sectional view showing a capacitor having a stack structure formed by the prior art.
제1도를 참조하면, 반도체기판(31) 상부에 소자분리산화막(32), 게이트산화막(33), 게이트전극(34), 산화막 스페이서(35) 및 불순물 확산영역(36,36')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(37)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31) 상부에 형성된 불순물 확산영역(36)을 노출시키는 콘택홀(38)을 형성한다. 그리고, 상기 콘택홀(38)을 통하여 상기 반도체기판(31)에 접속되도록 제1다결정실리콘막(39)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(39)을 식각한다. 그리고, 전체표면상부에 유전체막(44)과 제2다결정실리콘막(45)을 형성한다. 이때, 상기 유전체막(44)은 NO 또는 ONO의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(45)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.Referring to FIG. 1, the device isolation oxide layer 32, the gate oxide layer 33, the gate electrode 34, the oxide spacer 35, and the impurity diffusion regions 36 and 36 ′ are sequentially formed on the semiconductor substrate 31. To form. A lower insulating layer 37 is formed to planarize the entire structure. In addition, a contact hole 38 exposing the impurity diffusion region 36 formed on the semiconductor substrate 31 is formed by an etching process using a contact mask (not shown). A first polysilicon film 39 is formed to be connected to the semiconductor substrate 31 through the contact hole 38. The first polysilicon layer 39 is etched using a storage electrode mask. The dielectric film 44 and the second polysilicon film 45 are formed over the entire surface. At this time, the dielectric film 44 has a complex structure of NO or ONO. The second polysilicon film 45 is used as a plate electrode. In addition, the plate electrode may be formed of polyside.
따라서, 본 발명은 종래기술의 문제점을 해결하기 위하여, 하부절연층이 형성된 반도체기판 상부에 제1도전층과 감광막패턴을 순차적으로 형성하고 상기 감광막패턴의 측벽에 절연막 스페이서를 형성한 다음, 이를 이용하여 콘택홀을 형성하고 상기 감광막패턴을 제거한 다음, 전체표면상부에 제2도전층을 형성하고 상기 제2도전층의 상측 일부만 돌출되도록 희생막을 형성한 다음, 노출된 만큼의 제2도전층을 식각하고 상기 절연막과 희생막 제거공정과 저장전극마스크를 이용한 식각공정을 실시하여 표면적이 증가된 저장전극을 형성함으로써 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the problems of the prior art, the first conductive layer and the photoresist layer pattern are sequentially formed on the semiconductor substrate on which the lower insulation layer is formed, and the insulating layer spacer is formed on the sidewall of the photoresist layer pattern. Forming a contact hole, removing the photoresist pattern, forming a second conductive layer over the entire surface, forming a sacrificial layer to protrude only a portion of the upper side of the second conductive layer, and etching the exposed second conductive layer. And forming a storage electrode having an increased surface area by performing an etching process using the insulating film, the sacrificial film removing process, and the storage electrode mask to secure a capacitance sufficient for high integration of the semiconductor device in a later process. The purpose is to provide.
이상의 목적을 달성하기 위한 본 발명의 특징은, 하부절연층이 형성된 반도체기판 상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 저장전극 콘택마스크보다 큰 마스크를 이용하여 감광막패턴을 형성하는 공정과, 상기 감광막패턴 측벽에 절연막 스페이서를 형성하는 공정과, 상기 절연막 스페이서와 제1감광막패턴을 마스크로 하여 상기 하부절연층을 식각함으로써 콘택홀을 형성하는 공정과, 상기 감광막패턴을 제거하는 공정과, 상기 반도체기판에 접속되는 제2도전층을 일정두께 형성하는 공정과, 상기 제2도전층 상측 일부만이 노출되도록 희생막을 형성하는 공정과, 상기 제2도전층의 노출된 부분을 식각하는 공정과, 상기 절연막 스페이서와 희생막을 제거하는 공정과, 상기 제2도전층과 제1도전층을 저장전극마스크를 이용하여 패터닝함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.In order to achieve the above object, a feature of the present invention is to form a first conductive layer on an upper portion of a semiconductor substrate on which a lower insulating layer is formed, and a photoresist pattern using a mask larger than a storage electrode contact mask on the first conductive layer. Forming a contact hole by etching the lower insulating layer using the insulating film spacer and the first photosensitive film pattern as a mask; and forming the contact hole by using the insulating film spacer and the first photosensitive film pattern as a mask. Removing the step of forming a predetermined thickness of the second conductive layer connected to the semiconductor substrate, forming a sacrificial layer to expose only a portion of the upper portion of the second conductive layer, and exposing the exposed portion of the second conductive layer. Etching, removing the insulating layer spacer and the sacrificial layer, and separating the second conductive layer and the first conductive layer using a storage electrode mask. By turning it, which comprises a step of forming the storage electrodes the surface area is increased.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2d도는 본 발명의 실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.2A to 2D are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.
제2a도를 참조하면, 반도체기판(11) 상부에 소자분리산화막(12), 게이트산화막(13), 게이트전극(14), 산화막 스페이서(15) 및 불순물 확산영역(16,16')을 순차적으로 형성한다. 그리고, 전체표면상부를 평탄화시키는 하부절연층(17)을 형성한다. 그리고, 상기 하부절연층(17) 상부에 제1다결정실리콘막(18)을 형성한다. 이때, 상기 제1다결정실리콘막(18)은 도전층으로서, 폴리사이드 또는 이와 유사한 성질을 갖는 전도물질로 형성할 수 있다.Referring to FIG. 2A, the device isolation oxide film 12, the gate oxide film 13, the gate electrode 14, the oxide spacer 15, and the impurity diffusion regions 16 and 16 ′ are sequentially formed on the semiconductor substrate 11. To form. A lower insulating layer 17 is formed to planarize the entire upper surface. A first polysilicon film 18 is formed on the lower insulating layer 17. In this case, the first polysilicon layer 18 may be formed of a conductive material having a polyside or similar properties as the conductive layer.
그 다음에, 상기 제1다결정실리콘막(18) 상부에 제1감광막(19)패턴을 형성한다. 이때, 상기 제1감광막(19)패턴은 형성하려고 하는 콘택홀(도시안됨)의 크기보다 크게 형성한다.Next, a first photoresist film 19 pattern is formed on the first polysilicon film 18. In this case, the first photoresist layer 19 pattern is formed larger than the size of the contact hole (not shown) to be formed.
그 후에, 상기 제1감광막(19)패턴의 측벽에 제1산화막(20) 스페이서를 형성한다. 이때, 상기 제1산화막(20) 스페이서는 전체표면상부에 제1산화막(20)을 일정두께 형성하고 이를 이방성식각하여 형성한다. 그리고, 상기 제1산화막(20) 스페이서의 두께는 후공정에서 형성될 콘택홀(도시안됨)의 크기를 결정한다.Thereafter, a spacer of the first oxide film 20 is formed on sidewalls of the first photosensitive film 19 pattern. In this case, the spacer of the first oxide film 20 is formed by forming a predetermined thickness on the entire surface of the first oxide film 20 and anisotropically etching it. The thickness of the spacer of the first oxide layer 20 determines the size of the contact hole (not shown) to be formed in a later process.
제2b도를 참조하면, 상기 제1감광막(19)패턴과 제1산화막(20) 스페이서를 마스크로 하여 상기 불순물 확산영역(16)을 노출시키는 콘택홀(27)을 형성한다.Referring to FIG. 2B, a contact hole 27 exposing the impurity diffusion region 16 is formed using the first photoresist film 19 pattern and the first oxide film 20 spacer as a mask.
그리고, 상기 제1감광막(19)패턴을 제거한다. 그리고, 전체표면상부에 제2다결정실리콘막(21)을 일정두께 형성한다. 그리고, 상기 제2다결정실리콘막(21)이 완전히 도포될 수 있도록 제2산화막(22)을 형성한다. 이때, 상기 제2산화막(22)은 희생막으로 사용된 것이다. 그리고, 상기 희생막은 에스.오.지.(SOG:Spin On Glassm, 이하에서 SOG라 함), 화학기상증착(CVD:Chemical Vapor Deposition, 이하에서 CVD 라 함) 산화막 또는 폴리이미드로 형성할 수 있다.Then, the first photosensitive film 19 pattern is removed. Then, a second polycrystalline silicon film 21 is formed on the entire surface at a constant thickness. A second oxide film 22 is formed so that the second polysilicon film 21 can be completely coated. In this case, the second oxide layer 22 is used as a sacrificial layer. In addition, the sacrificial film may be formed of S.O.G. (SOG: Spin On Glassm, hereinafter referred to as SOG), Chemical Vapor Deposition (CVD: CVD) oxide film or polyimide. .
그 다음에, 상기 제2산화막(22)을 전면식각하여 상기 제2다결정실리콘막(21)의 상측 일부를 노출시킨다. 이때, 상기 전면식각은 상기 제2산화막(22)과 제2다결정실리콘막(21)의 식각선택비 차이를 이용하여 실시된 것이다.Next, the second oxide film 22 is etched entirely to expose a portion of the upper side of the second polysilicon film 21. In this case, the front surface etching is performed by using an etching selectivity difference between the second oxide layer 22 and the second polysilicon layer 21.
제2c도를 참조하면, 상기 노출된 제2다결정실리콘막(21)을 상기 제2산화막(22)의 높이로 식각한다. 이로 인하여, 상기 제1산화막(20) 스페이서가 노출된다.Referring to FIG. 2C, the exposed second polysilicon layer 21 is etched to the height of the second oxide layer 22. As a result, the spacer of the first oxide layer 20 is exposed.
그 다음에, 상기 노출된 제1산화막(20) 스페이서와 제2산화막(22)을 제거한다. 이때, 상기 제1산화막(20) 스페이서와 제2산화막(22) 제거공정은 상기 제1다결정실리콘막(18) 및 제2다결정실리콘막(20)과의 식각선택비 차이를 이용하여 실시한다.Next, the exposed first oxide film 20 spacer and the second oxide film 22 are removed. In this case, the process of removing the spacers of the first oxide film 20 and the second oxide film 22 may be performed by using an etching selectivity difference between the first polycrystalline silicon film 18 and the second polycrystalline silicon film 20.
그리고, 전체표면상부에 제2감광막(23)패턴을 형성한다. 이때, 상기 제2감광막(23)패턴은 저장전극마스크(도시안됨)를 이용하여 형성한 것이다.Then, the second photosensitive film 23 pattern is formed over the entire surface. In this case, the second photoresist layer 23 pattern is formed using a storage electrode mask (not shown).
제2d도를 참조하면, 상기 제2감광막(23)패턴을 마스크로 하여 상기 하부절연층(17)을 식각장벽으로 하여 상기 하부절연층(17)이 노출되도록 식각공정을 실시한다. 이때, 상기 제2다결정실리콘막(21)과 제1다결정실리콘막(18)이 식각된다.Referring to FIG. 2D, an etching process is performed such that the lower insulating layer 17 is exposed using the second photoresist layer 23 as a mask and the lower insulating layer 17 as an etch barrier. At this time, the second polysilicon film 21 and the first polycrystalline silicon film 18 are etched.
그 다음에, 상기 제2감광막(23)패턴을 제거함으로써 표면적이 증가된 저장전극(18,21)을 형성한다. 그리고, 전체표면상부에 유전체막(24)과 제3다결정실리콘막(25)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막(24)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(24)은 NO 또는 ONO 복합구조로 형성된 것이다. 그리고, 상기 제3다결정실리콘막(25)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.Thereafter, the second photoresist layer 23 pattern is removed to form storage electrodes 18 and 21 having an increased surface area. Then, the dielectric film 24 and the third polysilicon film 25 are sequentially formed on the entire surface to form a capacitor capable of securing a capacitance sufficient for high integration of the semiconductor device. In this case, the dielectric film 24 is formed of a material having excellent dielectric properties. Here, the dielectric film 24 is formed of a NO or ONO composite structure. The third polysilicon film 25 is used as a plate electrode. Here, the plate electrode may be formed of a polyside or a similar conductive material.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 제1도전층이 콘택된 반도체기판 상부에 감광막패턴을 이용하여 절연막 스페이서를 형성하고 상기 절연막 스페이서를 이용하여 콘택홀을 형성한 다음, 전체표면상부에 제2도전층을 형성하고 상기 제2도전층 상측 일부가 노출되도록 희생막을 형성한 다음, 상기 노출된 제2도전층을 식각하고 절연막과 희생막을 식각하여 표면적이 증가된 저장전극을 형성한 다음, 후공정에서 유전체막과 플레이트전극을 순차적으로 형성하여 반도체소자의 고집적화에 충분한 캐패시터를 형성함으로써 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 잇점이 있다.As described above, in the method of manufacturing a capacitor of a semiconductor device according to the present invention, an insulating film spacer is formed on the semiconductor substrate to which the first conductive layer is contacted using a photosensitive film pattern, and a contact hole is formed using the insulating film spacer. And forming a second conductive layer on the entire surface and forming a sacrificial layer to expose a portion of the upper side of the second conductive layer, and then etching the exposed second conductive layer and etching the insulating layer and the sacrificial layer to increase the storage electrode. Next, the dielectric film and the plate electrode are sequentially formed in a subsequent process to form a capacitor sufficient for high integration of the semiconductor device, thereby enabling high integration of the semiconductor device and thereby improving reliability of the semiconductor device.
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1994
- 1994-12-19 KR KR1019940035139A patent/KR0166030B1/en not_active IP Right Cessation
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