KR0166035B1 - Capacitor fabrication method of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 반도체기판 상부에 하부절연층을 형성하고, 상부에 형성된 불순물이 도핑된 절연막 상부에 별도의 공정조건에서 도전층을 형성함으로써 상기 절연막에 함유된 불순물을 핵으로 작용시켜 상기 불순물이 함유된 부분이 상기 불순물이 형성되지않은 부분보다 많은 도전층이 형성되어 철부가 형성됨으로써 상기 도전층의 표면은 요철형상으로 형성되고, 후공정인 저장전극마스크를 이용한 식각공정을 실시하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성하여 반도체소자의 고집적화를 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, wherein a lower insulating layer is formed on a semiconductor substrate, and an impurity contained in the insulating film is formed by forming a conductive layer on an insulating film doped with an impurity formed thereon under separate process conditions. And the conductive part is formed in the portion containing the impurity more than the portion in which the impurity is not formed, and the iron part is formed, and thus the surface of the conductive layer is formed into an uneven shape, and the storage electrode mask, which is a post-process The etching process is performed to form a storage electrode having an increased surface area, and a dielectric film and a plate electrode are formed in a later process to form a capacitor capable of securing a sufficient capacitance for high integration of the semiconductor device, thereby enabling high integration of the semiconductor device. This is a technique for improving the reliability of the semiconductor device.
Description
제1도는 종래기술의 실시예에 따라 형성된 반도체소자의 캐패시터 제조공정을 도시한 단면도.1 is a cross-sectional view showing a capacitor manufacturing process of a semiconductor device formed in accordance with an embodiment of the prior art.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.2A to 2E are cross-sectional views showing a capacitor manufacturing process of a semiconductor device according to the first embodiment of the present invention.
제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.3A to 3C are cross-sectional views illustrating a capacitor manufacturing process of a semiconductor device according to a second embodiment of the present invention.
제4a도 내지 제4e도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도.4A to 4E are cross-sectional views showing a capacitor manufacturing process of a semiconductor device according to a third embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
11,31,51,71 : 반도체기판 13,33,53,74 : 게이트전극11,31,51,71: semiconductor substrate 13,33,53,74: gate electrode
15,35,55,77 : 하부절연층 17,37,61 : 도핑된 산화막15,35,55,77: lower insulating layer 17,37,61: doped oxide film
19,41,59,79 : 제1다결정실리콘막 21,43,65 : 철부19,41,59,79: First polycrystalline silicon film 21,43,65: Iron portion
23,39,57,78 : 콘택홀 25,47,63,85 : 제2다결정실리콘막23,39,57,78: contact holes 25,47,63,85: second polycrystalline silicon film
27,45,67,84 : 유전체막 29,69 : 제3다결정실리콘막27,45,67,84 Dielectric film 29,69 Third polysilicon film
72 : 소자분리산화막 73 : 게이트산화막72 device isolation oxide 73 gate oxide film
75 : 산화막 스페이서 76,76' : 불순물 확산영역75: oxide spacer 76,76 ': impurity diffusion region
77 : 제2산화막77: second oxide film
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 반도체소자가 고집적화됨에 따라 필요로하는 충분한 정전용량을 확보하기위하여 저장전극의 표면적을 증가시키는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a technique of increasing the surface area of a storage electrode in order to secure sufficient capacitance required as a semiconductor device is highly integrated.
반도체소자가 고집적화되어 셀 크기가 감소되므로, 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.Since the semiconductor device is highly integrated and the cell size is reduced, it is difficult to sufficiently secure a capacitance proportional to the surface area of the storage electrode.
특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor that occupies a large area on a chip, which is an important factor for high integration of the DRAM device.
그래서, 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체막으로 사용하였다. 또는, 유전체막를 얇게 형성하였다.Therefore, in order to increase the capacitance of the capacitor, a material having a high dielectric constant was used as the dielectric film. Alternatively, the dielectric film was formed thin.
그러나, 높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5, TiO2또는 SrTiO3등은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않다. 그래서, 실제소자에 적용하기가 어렵다. 그리고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도를 저하시켜 반도체소자의 고집적화를 어렵게하는 문제점이 있다.However, dielectric materials having a high dielectric constant, such as Ta 2 O 5 , TiO 2 or SrTiO 3 , have not been confirmed with reliability and thin film characteristics. Therefore, it is difficult to apply to the actual device. In addition, reducing the thickness of the dielectric film has a problem in that the dielectric film is destroyed during operation of the device, thereby lowering the reliability of the capacitor, thereby making it difficult to achieve high integration of the semiconductor device.
제1도는 종래기술에 의하여 형성된 스택 (stack) 구조의 캐패시터를 도시한 단면도이다.1 is a cross-sectional view showing a capacitor having a stack structure formed by the prior art.
제1도를 참조하면, 반도체기판(71) 상부에 소자분리산화막(72), 게이트산화막(73), 게이트전극(74), 산화막 스페이서(75) 및 불순물 확산영역(76,76')을 순차적으로 형성한다. 그리고 전체구조상부를 평탄화시키는 하부절연층(77)을 형성한다. 그리고, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(71) 상부에 형성된 불순물 확산영역(76)을 노출시키는 콘택홀(78)을 형성한다. 그리고, 상기 콘택홀(78)을 통하여 상기 반도체기판(71)에 접속되도록 제1다결정실리콘막(79)을 형성한다. 그리고, 저장전극마스크를 이용하여 상기 제1다결정실리콘막(79)을 식각한다. 그리고, 전체표면 상부에 유전체막(84)과 제2다결정실리콘막(85)을 형성한다. 이때, 상기 유전체막(84)은 NO 또는 ONO 의 복합구조를 갖는다. 그리고, 상기 제2다결정실리콘막(85)은 플레이트전극으로 사용된다. 또한, 상기 플레이트전극은 폴리사이드로 형성할 수 있다.Referring to FIG. 1, the device isolation oxide film 72, the gate oxide film 73, the gate electrode 74, the oxide spacer 75, and the impurity diffusion regions 76 and 76 ′ are sequentially formed on the semiconductor substrate 71. To form. A lower insulating layer 77 is formed to planarize the entire structure. In addition, a contact hole 78 exposing the impurity diffusion region 76 formed on the semiconductor substrate 71 is formed by an etching process using a contact mask (not shown). A first polysilicon film 79 is formed to be connected to the semiconductor substrate 71 through the contact hole 78. The first polysilicon layer 79 is etched using a storage electrode mask. A dielectric film 84 and a second polysilicon film 85 are formed over the entire surface. At this time, the dielectric film 84 has a complex structure of NO or ONO. The second polysilicon film 85 is used as a plate electrode. In addition, the plate electrode may be formed of polyside.
따라서, 본 발명은 종래기술의 문제점을 해결하기위하여, 표면적이 증가된 저장전극을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device that enables high integration of the semiconductor device by forming a storage electrode having an increased surface area in order to solve the problems of the prior art.
이상의 목적을 달성하기위한 본 발명의 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 상기 하부절연층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 상기 도핑된 절연막 상부에 상기 불순물을 핵으로 작용시켜 요철형상의 제1도전층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 제2도전층을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 제2,1 도전층을 순차적으로 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는 것이다.Features of the present invention for achieving the above object, the step of forming a lower insulating layer on the semiconductor substrate, the step of forming an insulating film doped with impurities on the lower insulating layer, and the impurities on the doped insulating film Forming a first conductive layer having a concave-convex shape by acting as a nucleus, forming a contact hole by an etching process using a contact mask, and forming a contact hole on the entire surface to be connected to the exposed semiconductor substrate through the contact hole. And forming a second conductive layer and forming a storage electrode having an increased surface area by sequentially etching the second and first conductive layers by an etching process using a storage electrode mask.
그리고, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 제1,2 도전층은 다결정실리콘막으로 사용되는 것과, 상기 제1도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 상부에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.The doped insulating layer is formed by implanting impurities into the insulating layer, the doped insulating layer is formed by using a conductive layer doped with impurities, and the doped conductive layer is formed by an impurity diffusion process or an impurity ion implantation process. And the doped insulating film forming process is performed by reducing the gas flow rate less than the gas flow rate of the conventional insulating film forming process, the first and second conductive layers are used as a polycrystalline silicon film, and the first conductive layer forming process Is carried out at an appropriate temperature so that impurities contained in the doped insulating film can act as a nucleus, the doped insulating film is formed without forming the lower insulating layer, thereby being used as the lower insulating layer and the doped insulating film, and The capacitor is different from the other insulating film formed in the concave-convex shape formed on the doped insulating film, The insulating film is an oxide film or nitride film is used.
이상의 목적을 달성하기위한 본 발명의 다른 특징은, 반도체기판 상부에 하부절연층 및 불순물이 도핑된 절연막을 순차적으로 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 도전층을 형성하되, 상기 불순물을 핵으로 작용시켜 요철형상으로 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도전층을 식각함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.Another feature of the present invention for achieving the above object is a step of sequentially forming a lower insulating layer and an insulating layer doped with impurities on the semiconductor substrate, and forming a contact hole by an etching process using a contact mask, Forming a conductive layer on the entire surface to be connected to the semiconductor substrate exposed through the contact hole, by forming the concave-convex shape by acting the impurities as a nucleus, and etching the conductive layer by an etching process using a storage electrode mask It includes a process for forming a storage electrode having an increased surface area.
그리고, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것과, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 도전층은 다결정실리콘막으로 사용되는 것과, 상기 도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 표면에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.The doped insulating layer may be formed of BPSG doped with impurities, the doped insulating layer may be formed by injecting impurities into the insulating layer, and the doped insulating layer may be formed of a conductive layer doped with impurities. The conductive layer is formed by an impurity diffusion process or an impurity ion implantation process, the doped insulating film formation process is performed by reducing the gas flow rate less than the gas flow rate of the conventional insulation film formation process, and the conductive layer is a polycrystalline silicon film. And the conductive layer forming process is performed at an appropriate temperature so that impurities contained in the doped insulating layer can act as nuclei, and the doped insulating layer is formed without forming the lower insulating layer, thereby forming a lower insulating layer and a lower insulating layer. Used as a doped insulating film, and the capacitor is irregularities on the surface of the doped insulating film As the other insulating film formed over the formed, the other insulating film is an oxide film or nitride film is used.
이상의 목적을 달성하기위한 본 발명의 또다른 특징은, 반도체기판 상부에 하부절연층을 형성하는 공정과, 콘택마스크를 이용한 식각공정으로 콘택홀을 형성하는 공정과, 상기 콘택홀을 통하여 노출된 반도체기판에 접속되도록 전체표면상부에 제1도전층을 형성하는 공정과, 상기 제1도전층 상부에 불순물이 도핑된 절연막을 형성하는 공정과, 저장전극마스크를 이용한 식각공정으로 상기 도핑된 절연막과 제1도전층을 순차적으로 식각하는 공정과, 전체표면상부에 제2도전층을 형성하되, 상기 불순물을 핵으로 작용시켜 요철형상으로 형성하는 공정과, 상기 제2도전층을 이방성식각하여 상기 도핑된 절연막과 제1도전층의 측벽에 제2도전층 스페이서를 형성하는 공정과, 상기 도핑된 절연막을 제거함으로써 표면적이 증가된 저장전극을 형성하는 공정을 포함하는데 있다.Another feature of the present invention for achieving the above object is a step of forming a lower insulating layer on the semiconductor substrate, forming a contact hole by an etching process using a contact mask, and the semiconductor exposed through the contact hole Forming the first conductive layer over the entire surface so as to be connected to the substrate; forming an insulating layer doped with impurities on the first conductive layer; and etching the doped insulating layer by an etching process using a storage electrode mask. Sequentially etching the first conductive layer, forming a second conductive layer over the entire surface, and forming the second conductive layer into an uneven shape by acting the impurities as a nucleus, and anisotropically etching the second conductive layer. Forming a second conductive layer spacer on the sidewalls of the insulating film and the first conductive layer; and forming a storage electrode having an increased surface area by removing the doped insulating film. The can includes.
그리고, 상기 도핑된 절연막은 불순물이 도핑된 BPSG 가 사용되는 것과, 상기 도핑된 절연막은 절연막에 불순물이 주입되어 형성된 것과, 상기 도핑된 절연막은 불순물이 도핑된 도전층이 사용되는 것과, 상기 도핑된 도전층은 불순물 확산공정으로 형성되거나 불순물 이온주입공정으로 형성된 것과, 상기 도핑된 절연막 형성공정은 가스유량을 종래의 절연막 형성공정의 가스유량보다 적게하여 실시되는 것과, 상기 제1,2 도전층은 다결정실리콘막으로 사용되는 것과, 상기 도전층 형성공정은 상기 도핑된 절연막에 함유된 불순물이 핵으로 작용할 수 있도록 적당한 온도에서 실시되는 것과, 상기 도핑된 절연막은 상기 하부절연층을 형성하지않고 형성함으로써 하부절연층과 도핑된 절연막으로 사용되는 것과, 상기 캐패시터는 도핑된 절연막 표면에 요철형상으로 형성된 다른 절연막이 형성되는 것과, 상기 다른 절연막은 산화막 또는 질화막이 사용되는 것이다.The doped insulating layer may be formed of BPSG doped with impurities, the doped insulating layer may be formed by injecting impurities into the insulating layer, and the doped insulating layer may be formed of a conductive layer doped with impurities. The conductive layer may be formed by an impurity diffusion process or an impurity ion implantation process, the doped insulating film formation process may be performed by reducing a gas flow rate less than that of a conventional insulation film formation process, and the first and second conductive layers may be Used as a polysilicon film, the conductive layer forming process is performed at an appropriate temperature so that impurities contained in the doped insulating film can act as a nucleus, and the doped insulating film is formed without forming the lower insulating layer. Used as a lower insulating layer and a doped insulating film, and the capacitor is applied to the surface of the doped insulating film. The other insulating film formed in iron shape is formed, and the said other insulating film is an oxide film or a nitride film used.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2a도 내지 제2e도는 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.2A through 2E are cross-sectional views illustrating a capacitor manufacturing process of the semiconductor device according to the first embodiment of the present invention.
제2a도를 참조하면, 반도체기판(11) 상부에 하부절연층(15)을 형성한다. 이때, 상기 반도체기판(11)상에는 소자분리산화막(도시안됨), 게이트전극(13) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 상기 하부절연층(15) 상부에 BPSG, PSG 또는 BSG 등과 같은 불순물이 도핑된 산화막(17)을 형성한다. 이때, 상기 도핑된 산화막(17)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(17)은 산화막을 형성하고 불순물 확산공정으로 형성하거나 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(17) 대신에 도핑된 다결정실리콘으로 형성할 수 있다.Referring to FIG. 2A, a lower insulating layer 15 is formed on the semiconductor substrate 11. In this case, an element isolation oxide film (not shown), a gate electrode 13, and an impurity diffusion region (not shown) are formed on the semiconductor substrate 11. Next, an oxide layer 17 doped with impurities such as BPSG, PSG, or BSG is formed on the lower insulating layer 15. At this time, the doped oxide layer 17 has a gas flow rate in the chamber of 0.1 to 500 SCCM during the formation process. In addition, the doped oxide layer 17 may be formed by forming an oxide layer and performing an impurity diffusion process or an impurity ion implantation process. Instead of the doped oxide layer 17, the doped polysilicon may be formed.
여기서, 상기 하부절연층(15)을 형성하지않고 상기 도핑된 산화막을 직접 사용함으로써 공정을 단순화시킬 뿐만아니라 후공정인 다결정실리콘막 형성공정시 도핑된 산화막의 표면적을 증가시킬 수도 있다.Here, by directly using the doped oxide film without forming the lower insulating layer 15, the process may be simplified, and the surface area of the doped oxide film may be increased during the polycrystalline silicon film forming process.
제2b도를 참조하면, 전체표면상부에 제1다결정실리콘막(19)을 일정두께 형성한다. 여기서, 상기 제1다결정실리콘막(19) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(17) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(17) 밖으로 발산된다. 그리고, 상기 확산되는 도핑불순물이 핵으로 작용하여 상기 제1다결정실리콘막(19)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른 부분보다 많은 다결정실리콘이 증착되어 철부(21)가 형성된다. 그로인하여, 상기 제1다결정실리콘막(19)은 요철형상이 된다.Referring to FIG. 2B, a first polycrystalline silicon film 19 is formed on the entire surface at a constant thickness. Here, the process of forming the first polysilicon film 19 is carried out at a temperature of 500 to 1000 ℃. As a result, doped impurities contained in the doped oxide layer 17 are emitted out of the doped oxide layer 17. In addition, the deposition process for forming the first polycrystalline silicon film 19 is activated by the diffusion of the doped impurities as a nucleus. At this time, more polycrystalline silicon is deposited on the portion where the doping impurities are emitted than the other portion to form the convex portion 21. As a result, the first polycrystalline silicon film 19 has an uneven shape.
제2c도를 참조하면, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제1다결정실리콘막(19)과 도핑된 산화막(17) 및 하부절연층(15)을 순차적으로 식각하여 상기 반도체기판(11)의 예정된 부분을 노출시키는 콘택홀(23)을 형성한다. 그리고, 상기 반도체기판(11)에 접속되도록 전체표면상부에 일정두께의 제2다결정실리콘막(25)을 형성한다.Referring to FIG. 2C, the first polysilicon layer 19, the doped oxide layer 17, and the lower insulating layer 15 may be sequentially etched by an etching process using a contact mask (not shown). A contact hole 23 exposing a predetermined portion of 11) is formed. Then, a second polycrystalline silicon film 25 having a predetermined thickness is formed on the entire surface so as to be connected to the semiconductor substrate 11.
제2d도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제2,1 다결정실리콘막(25,21)을 순차적으로 식각함으로써 표면적이 증가된 저장전극을 형성한다. 그리고, 상기 저장전극 표면에 유전체막(27)과 제3다결정실리콘막(29)을 형성함으로써 고집적된 반도체소자에 충분한 정전용량을 갖는 캐패시터를 형성한다. 이때, 상기 유전체막(27)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(27)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제3다결정실리콘막(27)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.Referring to FIG. 2D, the second and first polysilicon layers 25 and 21 are sequentially etched by an etching process using a storage electrode mask (not shown) to form a storage electrode having an increased surface area. The dielectric film 27 and the third polysilicon film 29 are formed on the storage electrode surface to form a capacitor having a sufficient capacitance in the highly integrated semiconductor device. In this case, the dielectric layer 27 is formed of a material having excellent dielectric properties. Here, the dielectric film 27 is formed of a NO or ONO composite structure. Meanwhile, the third polysilicon film 27 is used as a plate electrode. Here, the plate electrode may be formed of a polyside or a similar conductive material.
또한, 상기 제2b도의 공정에서 상기 도핑된 산화막(17) 상부에 요철형상으로 형성된 질화막 또는 산화막을 형성한다. 그리고, 상기 질화막 또는 산화막 상부에 다결정실리콘막을 형성함으로써 표면상부에 요철형상의 다결정실리콘막을 형성할 수 있다. 그리고, 후공정에서 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성한다.In addition, in the process of FIG. 2B, a nitride film or an oxide film formed in an uneven shape is formed on the doped oxide film 17. By forming a polysilicon film on the nitride film or the oxide film, a polysilicon film having an irregular shape on the surface thereof can be formed. In the subsequent step, a capacitor having a capacitance sufficient for high integration of the semiconductor element is formed.
제3a도 내지 제3c도는 본 발명의 제2실시예에 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.3A to 3C are cross-sectional views showing a capacitor manufacturing process of a semiconductor device in a second embodiment of the present invention.
제3a도를 참조하면, 반도체기판(31) 상부에 하부절연층(35)을 형성한다. 이때, 상기 하부절연층(35)은 소자분리산화막(도시안됨), 게이트전극(33) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 상기 하부절연층(35) 상부에 BPSG, PSG 또는 BSG 등의 도핑된 산화막(37)을 형성한다. 이때, 상기 도핑된 산화막(37)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(37)은 산화막을 형성하고 불순물 확산공정으로 도핑된 산화막(37)을 형성할 수 있다. 또한, 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(37) 대신에 도핑된 다결정실리콘으로 형성할 수도 있다.Referring to FIG. 3A, a lower insulating layer 35 is formed on the semiconductor substrate 31. In this case, the lower insulating layer 35 is formed of a device isolation oxide film (not shown), a gate electrode 33 and an impurity diffusion region (not shown). Next, a doped oxide layer 37 such as BPSG, PSG, or BSG is formed on the lower insulating layer 35. At this time, the doped oxide film 37 has a gas flow rate in the chamber of 0.1 to 500 SCCM during the formation process. In addition, the doped oxide layer 37 may form an oxide layer and may form the oxide layer 37 doped by an impurity diffusion process. In addition, it can be formed by an impurity ion implantation process. Instead of the doped oxide layer 37, the doped polysilicon may be formed.
여기서, 상기 하부절연층(35)을 형성하지않고 상기 도핑된 산화막(도시안됨)을 사용함으로써 공정을 단순화시킬 뿐만아니라 후공정인 다결정실리콘막 형성공정시 도핑된 산화막의 표면적을 증가시킬 수도 있다.Here, by using the doped oxide film (not shown) without forming the lower insulating layer 35, the process may be simplified, and the surface area of the doped oxide film may be increased during the later process of forming the polysilicon film.
그 다음에, 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 반도체기판(31)의 예정된 부분을 노출시키는 콘택홀(39)을 형성한다.Next, an etching process using a contact mask (not shown) is formed to form a contact hole 39 exposing a predetermined portion of the semiconductor substrate 31.
제3b도를 참조하면, 상기 콘택홀(39)에 접속되도록 전면에 제1다결정실리콘막(41)을 형성한다. 여기서, 상기 제1다결정실리콘막(41) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(37) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(37) 밖으로 발산된다. 그리고, 상기 도핑불순물이 핵으로 작용하여 상기 제1다결정실리콘막(41)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른부분보다 많은 다결정실리콘이 증착되어 철부(43)가 형성된다. 그로인하여, 상기 제1다결정실리콘막(41)은 요철형상으로 형성됨으로써 별도의 공정없이 상기 제1다결정실리콘막(41)의 표면적이 증가된다.Referring to FIG. 3B, a first polysilicon film 41 is formed on the entire surface of the first polysilicon film 41 so as to be connected to the contact hole 39. Here, the process of forming the first polysilicon film 41 is performed at a temperature of 500 to 1000 ° C. As a result, doped impurities contained in the doped oxide film 37 are emitted out of the doped oxide film 37. In addition, the doping impurity acts as a nucleus to activate the deposition process of forming the first polysilicon film 41. At this time, more polysilicon is deposited on the portion where the doping impurities are emitted, thereby forming the convex portion 43. As a result, the first polysilicon film 41 is formed in an uneven shape, thereby increasing the surface area of the first polycrystalline silicon film 41 without a separate process.
제3c도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 제1다결정실리콘막(41)을 식각함으로써 종래보다 표면적이 증가된 저장전극을 형성한다. 그리고, 상기 저장전극의 표면에 유전체막(45)과 제2다결정실리콘막(47)을 순차적으로 형성함으로써 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성한다. 이때, 상기 유전체막(45)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(45)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제2다결정실리콘막(47)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.Referring to FIG. 3C, the first polycrystalline silicon layer 41 is etched by an etching process using a storage electrode mask (not shown) to form a storage electrode having an increased surface area than before. Then, the dielectric film 45 and the second polysilicon film 47 are sequentially formed on the surface of the storage electrode to form a capacitor capable of securing a capacitance sufficient for high integration of the semiconductor device. In this case, the dielectric film 45 is formed of a material having excellent dielectric properties. Here, the dielectric film 45 is formed of a NO or ONO composite structure. Meanwhile, the second polysilicon film 47 is used as a plate electrode. Here, the plate electrode may be formed of a polyside or a similar conductive material.
제4a도 내지 제4e도는 본 발명의 제3실시예에 따른 반도체소자의 캐패시터 제조공정을 도시한 단면도이다.4A to 4E are cross-sectional views illustrating a capacitor manufacturing process of the semiconductor device according to the third embodiment of the present invention.
제4a도를 참조하면, 반도체기판(51) 상부에 하부절연층(55)을 형성한다. 이때, 상기 하부절연층(55)은 소자분리산화막(도시안됨), 게이트전극(53) 및 불순물 확산영역(도시안됨)이 형성된 것이다. 그 다음에, 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 반도체기판(51)의 예정된 부분을 노출시키는 콘택홀(57)을 형성한다. 그리고, 상기 반도체기판(51)에 제1다결정실리콘막(59)을 일정두께 형성한다. 그리고, 상기 제1다결정실리콘막(59) 상부에 BPSG, PSG 또는 BSG 등의 도핑된 산화막(61)을 형성한다. 이때, 상기 도핑된 산화막(61)은 형성공정시 챔버내부의 가스유량을 0.1 내지 500 SCCM 로 한다. 그리고, 상기 도핑된 산화막(61)은 산화막을 형성하고 불순물 확산공정으로 도핑된 산화막(61)을 형성할 수 있다. 또한, 불순물 이온주입공정으로 형성할 수 있다. 그리고, 상기 도핑된 산화막(61) 대신에 도핑된 다결정실리콘으로 형성할 수 있다.Referring to FIG. 4A, a lower insulating layer 55 is formed on the semiconductor substrate 51. In this case, the lower insulating layer 55 is formed of a device isolation oxide film (not shown), a gate electrode 53 and an impurity diffusion region (not shown). Next, a contact hole 57 is formed to expose a predetermined portion of the semiconductor substrate 51 by an etching process using a contact mask (not shown). A first polycrystalline silicon film 59 is formed on the semiconductor substrate 51 at a predetermined thickness. In addition, a doped oxide layer 61, such as BPSG, PSG, or BSG, is formed on the first polysilicon layer 59. In this case, the doped oxide layer 61 has a gas flow rate in the chamber of 0.1 to 500 SCCM during the formation process. In addition, the doped oxide layer 61 may form an oxide layer and may form the oxide layer 61 doped by an impurity diffusion process. In addition, it can be formed by an impurity ion implantation process. In addition, the doped oxide layer 61 may be formed of doped polysilicon.
제4b도를 참조하면, 저장전극마스크(도시안됨)를 이용한 식각공정으로 상기 도핑된 산화막(61)과 제1다결정실리콘막(59)를 순차적으로 식각한다.Referring to FIG. 4B, the doped oxide layer 61 and the first polysilicon layer 59 are sequentially etched by an etching process using a storage electrode mask (not shown).
제4c도를 참조하면, 전체표면상부에 제2다결정실리콘막(63)을 일정두께 형성한다. 여기서, 상기 제2다결정실리콘막(63) 형성공정은 500 내지 1000 ℃ 의 온도에서 실시된 것이다. 그로인하여, 상기 도핑된 산화막(61) 내부에 함유된 도핑불순물이 상기 도핑된 산화막(61) 밖으로 발산된다. 그리고, 상기 도핑불순물이 핵으로 작용하여 상기 제2다결정실리콘막(63)을 형성하는 증착공정이 활성화된다. 이때, 상기 도핑불순물이 발산되는 부분에 다른부분보다 많은 다결정실리콘이 증착되어 철부(65)가 형성된다. 그로인하여, 상기 제2다결정실리콘막(63)은 요철형상으로 형성됨으로써 별도의 공정없이 상기 제2다결정실리콘막(63)의 표면적이 증가된다.Referring to FIG. 4C, a second polycrystalline silicon film 63 is formed on the entire surface at a predetermined thickness. Here, the process of forming the second polysilicon film 63 is performed at a temperature of 500 to 1000 ° C. As a result, doped impurities contained in the doped oxide layer 61 are emitted out of the doped oxide layer 61. In addition, the doping impurity acts as a nucleus to activate the deposition process for forming the second polysilicon layer 63. At this time, more polycrystalline silicon is deposited on the portion where the doping impurities are emitted than the other portion to form the convex portion 65. As a result, the second polysilicon film 63 is formed in an uneven shape, thereby increasing the surface area of the second polysilicon film 63 without a separate process.
제4d도를 참조하면, 상기 제2다결정실리콘막(63)을 이방성식각하여 상기 도핑된 산화막(61)의 측벽에 제2다결정실리콘막(63) 스페이서를 형성한다. 이때, 상기 제2다결정실리콘막(63) 스페이서는 요철형상으로 형성된 것이다. 그 다음에, 상기 도핑된 산화막(61)을 습식방법으로 제거함으로써 표면적이 증가된 저장전극을 형성한다.Referring to FIG. 4D, the second polysilicon layer 63 is anisotropically etched to form a second polysilicon layer 63 spacer on sidewalls of the doped oxide layer 61. In this case, the second polysilicon film 63 spacer is formed in an uneven shape. Then, the doped oxide layer 61 is removed by a wet method to form a storage electrode having an increased surface area.
제4e도를 참조하면, 상기 저장전극의 표면에 유전체막(67)과 제3다결정실리콘막(69)을 순차적으로 형성한다. 이때, 상기 유전체막(67)은 유전특성이 우수한 물질로 형성한다. 여기서, 상기 유전체막(67)은 NO 또는 ONO 복합구조로 형성된 것이다. 한편, 상기 제3다결정실리콘막(69)은 플레이트전극으로 사용된 것이다. 여기서, 상기 플레이트전극은 폴리사이드 또는 이와 유사한 전도물질로 형성할 수 있다.Referring to FIG. 4E, the dielectric film 67 and the third polysilicon film 69 are sequentially formed on the surface of the storage electrode. In this case, the dielectric film 67 is formed of a material having excellent dielectric properties. Here, the dielectric film 67 is formed of a NO or ONO composite structure. On the other hand, the third polysilicon film 69 is used as a plate electrode. Here, the plate electrode may be formed of a polyside or a similar conductive material.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 제조방법은, 일정 공정조건하에서 불순물이 도핑된 절연막 상부에 도전층을 형성할 때 상기 절연막에 함유된 도핑불순물이 핵으로 작용하여 상기 도핑 불순물 부분에 다량의 도전층이 형성됨으로써 철부를 형성하여 상기 도전층이 요철형상으로 형성되어 표면적이 증가되는 현상을 이용하여 표면적이 증가된 저장전극을 형성하고 후공정에서 유전체막과 플레이트전극을 순차적으로 형성하여 반도체소자의 고집적화에 충분한 캐패시터를 형성함으로써 반도체소자의 고집적화을 가능하게 하고 이에 따른 반도체소자의 신뢰성을 향상시키는 잇점이 있다.As described above, in the method of manufacturing a capacitor of a semiconductor device according to the present invention, when a conductive layer is formed on an insulating layer doped with impurities under a certain process condition, the doping impurity contained in the insulating layer acts as a nucleus to form the doped impurity portion. A large amount of conductive layers are formed on the substrate to form convex portions so that the conductive layer is formed into a concave-convex shape to form a storage electrode having an increased surface area by using a phenomenon in which the surface area is increased, and the dielectric film and the plate electrode are sequentially formed in a later step. Therefore, by forming a capacitor sufficient for high integration of the semiconductor device, there is an advantage in that the high integration of the semiconductor device is made possible and the reliability of the semiconductor device is improved accordingly.
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