KR0144422B1 - Semiconductor device and manufacturing method - Google Patents
Semiconductor device and manufacturing methodInfo
- Publication number
- KR0144422B1 KR0144422B1 KR1019940020655A KR19940020655A KR0144422B1 KR 0144422 B1 KR0144422 B1 KR 0144422B1 KR 1019940020655 A KR1019940020655 A KR 1019940020655A KR 19940020655 A KR19940020655 A KR 19940020655A KR 0144422 B1 KR0144422 B1 KR 0144422B1
- Authority
- KR
- South Korea
- Prior art keywords
- polycrystalline silicon
- silicon layer
- forming
- oxide film
- charge storage
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Abstract
본 발명은 반도체소자 및 그 제조방법에 관한것으로서, 전하보존전국 콘택홀이 형성되어 있는 층간절연막상에 제1다결정 실리콘층과 기초산화막을 도포하고, 상기 제1다결정 실리콘층에서 전하보존전극으로 예정되어 있는 부분상에 액상증착 산화막을 성장시키고, 이를 마스크로 전면 이방성식각을 실시하여 제1다결정 실리콘층패턴을 형성하고, 상기 노출되는 제1다결정 실리콘층 패턴의 측벽으로부터 선택적 화학기상증착 방법으로 고리 형상의 제2다결정 실리콘층 패턴의 측벽으로부터 선택적 화학기상증착 방법으로 고리 형상의 제2다결정 실리콘층 패턴을 과성장시켜 전하보존적극을 형성하였으므로, 공정이 간단하고 전하보존전극의 표면적이 증가되어 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, wherein a first polycrystalline silicon layer and a basic oxide film are coated on an interlayer insulating film having a charge storage contact hole formed thereon, and the first polycrystalline silicon layer is intended to be a charge storage electrode. The liquid phase deposition oxide film is grown on the portion of the liquid crystal, which is then anisotropically etched with a mask to form a first polycrystalline silicon layer pattern, and then ringed by selective chemical vapor deposition from the sidewalls of the exposed first polycrystalline silicon layer pattern. Since the ring-shaped second polycrystalline silicon layer pattern was overgrown by the selective chemical vapor deposition method from the sidewall of the second polycrystalline silicon layer pattern of the shape, the charge storage electrode was formed, thus simplifying the process and increasing the surface area of the charge storage electrode. It is advantageous to the high integration, and the process yield and the reliability of device operation can be improved.
Description
제1도는 종래 반도체소자의 단면도 제2a도 내지 제2c도는 본발명의 일실시예에 따른 반도체소자의 제조 공정도.1 is a cross-sectional view 2a to 2c of a conventional semiconductor device manufacturing process diagram of a semiconductor device according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1:반도체기판2:필드산화막1: semiconductor substrate 2: field oxide film
3:게이트산화막4:게이트전극3: gate oxide film 4: gate electrode
5:절연 스페이서6:소오스전극5: insulation spacer 6: source electrode
6':드레인전극7:층간절연막6 ': drain electrode 7: interlayer insulating film
8:식각장벽층9:제1다결정실리콘층8: etching barrier layer 9: first polycrystalline silicon layer
10:기초산화막11:감광막패턴10: base oxide film 11: photosensitive film pattern
12:액상증착 산화막13:제2다결정 실리콘층12: liquid-deposited oxide film 13: second polycrystalline silicon layer
14:유전막15:플레이트전극14 dielectric film 15 plate electrode
20:전하보존전극 콘택홀20: Charge preservation electrode contact hole
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 전하보존전극 콘택홀을 통하여 소오스전극과 접촉되는 제1다결정 실리콘층에서 패턴으로 예정되어 있는 부분상에 액상증착 산화막을 형성하고, 이를 마스크로 상기 제1다결정 실리콘층을 패턴닝하며 상기 제1다결정 실리콘층 패턴의 노출되어있는 측면에서부터 선택적 화학기상증착 방법으로 고리 형상의 제2다결정 실리콘층 패턴을 성장시켜 전하보존전극의 표면적이 증가되어 소자동작의 신뢰성과 공정수율을 향상시킬 수 있는 반도체소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and particularly, to form a liquid deposition oxide film on a portion intended as a pattern in a first polycrystalline silicon layer contacting a source electrode through a charge storage electrode contact hole, and using the mask as a mask. The surface area of the charge storage electrode is increased by patterning the first polycrystalline silicon layer and growing a ring-shaped second polycrystalline silicon layer pattern by a selective chemical vapor deposition method from the exposed side of the first polycrystalline silicon layer pattern. The present invention relates to a semiconductor device and a method of manufacturing the same, which can improve operation reliability and process yield.
최근 반도체 소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전 용량을 갖는 캐패시터를 형성하기가 어려워지고 있다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size.
특히, 하나의 모스 틀랜지스터와 캐패시터로 구성되는 디램 소자에서는 캐패시터의 정전용량을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 전하보존전극의 표면적을 증가시키는 등의 방법이 있다.Particularly, in a DRAM device composed of one MOS transistor and a capacitor, a material having a high dielectric constant is used as the dielectric, a thin dielectric film is formed, or the surface area of the charge storage electrode is increased to increase the capacitance of the capacitor. There is a way.
그러나 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, all these methods have their own problems.
즉,높은 유전상수를 갖는 유전물질, 예를들어 Ta2O5,TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압등과 같은 신뢰도 및 박막특성등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다. 또한 패캐시터의 표면적을 증가시키기 위하여 폴리 실리콘을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(Fin)구조, 원통형 또는 사각틀체 형상의 미로 구조 또는 폴리 실리콘의 그레인을 이용하는 에이치.에스.지(hemispherical grain poly silicon;HSG)공정을 사용하기도 한다.That is, dielectric materials having high dielectric constants such as Ta 2 O 5 , TiO 2 or SrTiO 3 have been studied, but reliability and thin film characteristics such as junction breakdown voltage of these materials have not been confirmed. Difficult to apply to a real device, and reducing the thickness of the dielectric film seriously affects the reliability of the capacitor because the dielectric film is destroyed during operation of the device. In order to increase the surface area of the capacitor, polysilicon is formed into a multi-layer, and penetrates through them and connects to each other. Hemispherical grain poly silicon (HSG) processes are also used.
그러나 상기의 적층형 전하보존전극들은 각각 문제점을 가지고 있는데, 핀형 전하보존전극은 제조 공정이 복잡하여 공정수율이 떨어지고, 캐비티형은 셀영역과 주변회로 영역간의 단차가 증가되어 후속 마스크 공정에서 공정 여유도가 감소되고 금속공정이 어려우며, 실린더형은 폴리실리콘층 스페이서 형성시 폴리머등의 공정결함에 의해 단락이 발생되어 소자동작의 신뢰성과 공정수율이 떨어지는 문제점이 있다.However, each of the stacked charge storage electrodes has a problem, and the pin type charge storage electrodes have a complicated manufacturing process, resulting in a low process yield. In the cavity type, a step difference between the cell region and the peripheral circuit region is increased, so that the process margin in the subsequent mask process is increased. The metal process is difficult and the metal process is difficult, and the cylinder type has a problem in that short circuit occurs due to process defects such as polymer when forming a polysilicon layer spacer, resulting in a decrease in reliability and process yield of device operation.
제1도는 종래 반도체소자의 단면도로서, 이를 참조하여 제조공정을 살펴보면 다음과 같다. 먼저, 반도체기판(1)상에 필드산화막(2)과 게이트산화막(3) 및 게이트전극(4)을 형성한 후, 상기 게이트 전극(4)의 측벽 및 양측의 반도체기판(1)에 절연 스페이서 (5) 및 확산영역인 드레인전극(6')과 소오스전극(6)을 형성한다. 그다음 상기 구조의 전표면에 층간절연막(7)을 순차적으로 형성하고, 전하보존적극 콘택으로 예정된 부분상의 층간절연막(7)을 식각하여 전하보존전극 콘택홀(20)을 형성한 후, 상기 전하보존전극 콘택홀(20)을 메우는 다결정 실리콘층(9)을 형성한다.1 is a cross-sectional view of a conventional semiconductor device, which will be described below with reference to the manufacturing process. First, the field oxide film 2, the gate oxide film 3, and the gate electrode 4 are formed on the semiconductor substrate 1, and then insulating spacers are formed on the sidewalls of the gate electrode 4 and the semiconductor substrate 1 on both sides. (5) and the drain electrode 6 'and the source electrode 6 which are diffusion regions are formed. Then, the interlayer insulating film 7 is sequentially formed on the entire surface of the structure, the interlayer insulating film 7 on the part designated as the charge preserving active contact is etched to form the charge preserving electrode contact hole 20, and then the charge preservation is performed. The polycrystalline silicon layer 9 filling the electrode contact hole 20 is formed.
그후, 전하보존전극 마스크(도시되지 않음)를 사용하여 전하보존전극으로 예정되어 있는 전하보존전극 콘택홀(20)을 메우는 다결정 실리콘층(9)패턴을 형성하고, 상기 구조의 전표면에 유전막(14)과 플레이트 전극(15)을 순차적으로 형성하여 패키시터를 완성한다.A pattern of polycrystalline silicon layer 9 is then formed using a charge holding electrode mask (not shown) to fill the charge holding electrode contact hole 20, which is intended as a charge holding electrode, and a dielectric film (on the entire surface of the structure). 14) and the plate electrode 15 are sequentially formed to complete the package.
상기와 같은 캐패시터를 구비하는 종래 반도체소자는 전하보존전극 콘택홀을 통하여 소오스전극과 접촉되는 다결정 실리콘층 패턴으로 전하보존전극을 형성하므로, 소자의 크기가 작아지면 정전용량의 확보가 어려워져 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.In the conventional semiconductor device having the capacitor as described above, since the charge storage electrode is formed by the polycrystalline silicon layer pattern in contact with the source electrode through the charge storage electrode contact hole, it is difficult to secure the capacitance when the size of the device becomes small, resulting in a process yield. And low reliability of device operation.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본발명의 목적은 전하보존전극 콘택홀을 메우고 층간절연막의 상측에 소정형상으로 형성되어 있는 제1다결정 실리콘층 패턴과 그 측벽에 연결되는 고리형사의 제2다결정 실리콘층 패턴을 형성하여 면적 증가 없이 전하보존전극의 표면적을 증가시켜 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자를 제공함에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to fill a charge storage electrode contact hole and to form a first polycrystalline silicon layer pattern formed in a predetermined shape on an upper side of an interlayer insulating film and a cyclic yarn connected to a sidewall thereof. The present invention provides a semiconductor device capable of improving the reliability of device operation by forming a second polycrystalline silicon layer pattern to increase the surface area of the charge storage electrode without increasing the area.
본발명의 다른 목적은 전하보존전극 콘택홀을 메우는 제1다결정 실리콘층에서 전하보존전극으로 예정되어 있는 부분상에 액상증착 산화막을 형성하고, 이를 마스크로 제1다결정 실리콘층을 패턴닝한 후, 그 양측의 노출되어 있는 측벽에서부터 선택적으로 제2다결정 실리콘층 패턴을 성장시켜 고리 형상으로 형성하여 면적의 증가 없이 전하보존전극의 표면적을 증가시키고 공정이 간단하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.Another object of the present invention is to form a liquid phase deposition oxide film on a portion of the first polycrystalline silicon layer filling the charge storage electrode contact hole, which is intended as the charge storage electrode, and pattern the first polycrystalline silicon layer with a mask, The second polycrystalline silicon layer pattern is selectively grown from the exposed sidewalls on both sides thereof to form a ring shape to increase the surface area of the charge storage electrode without increasing the area, and the process is simple to improve process yield and device operation reliability. The present invention provides a method for manufacturing a semiconductor device.
상기와 같은 목적을 달성하기 위한 본발명에 따른 반도체 소자의 특징은, 소자분리를 위한 필드산화막과 게이트산화막과 게이트전극 및 확산영역이 형성되어있는 반도체기판상의 전표면에 형성되어 있는 층간절연막과 상기 확산영역에서 전하보존전극 콘택으로 예정되어있는 부분상의 층간절연막이 제거되어 상기 확산영역을 노출시키는 전하보존전극 콘택홀과 상기 전하보존전극 콘택홀을 메우고 층간절연막의 상측에 예정된 면적을 갖는 제1다결정 실리콘층 패턴과, 상기 제1다결정 실리콘층 패턴의 측벽과 접촉되며 선택적 화학기상증착 방법으로 성장된 제2다결정 실리콘층 패턴을 형성하되 상측이 절곡되어 고리 형상의 구조를 갖는 제2다결정 실리콘층 패턴을 구비함에 있다.A semiconductor device according to the present invention for achieving the above object is an interlayer insulating film formed on the entire surface of the semiconductor substrate on which the field oxide film, the gate oxide film, the gate electrode and the diffusion region for device isolation are formed; A first polycrystal having a predetermined area on the upper side of the interlayer insulating layer filling the charge storage electrode contact hole and the charge storage electrode contact hole exposing the diffusion region by exposing the diffusion region on the portion scheduled for the charge storage electrode contact in the diffusion region. A second polycrystalline silicon layer pattern having a silicon layer pattern and a second polycrystalline silicon layer pattern contacted with sidewalls of the first polycrystalline silicon layer pattern and grown by a selective chemical vapor deposition method, the upper side of which is bent to form a ring-shaped structure. In the provision.
다른 목적을 달성하기 위한 본발명에 따른 반도체소자 제조방법의 특징은 LDD구조의 확산영역을 갖는 반도체 기판 상부에 전하보존전극 콘택홀을 구비하는 층간절연막을 형성하는 공정과, 상기 전하보존전극 콘택홀을 메우는 제1다결정 실리콘층을 형성하는 공정과, 상기 제1다결정실리콘층 상부에 기초산화막을 형성하는 공정과, 상기 기초산화막 상부에 감광막패턴을 형성하는 공정과, 상기 감광막패턴을 방벽으로이용하여 전표면에 액상증착 산화막을 형상하는 공정과, 상기 감광막패턴을 제거한 후 상기 액상증착 산화막을 식각마스크로 이용한 식각공정으로 액상증착 산화막패턴과, 기초산화막패턴 및 제1다결정 실리콘층패턴을 형성하는 공정과, 상기 패턴들에 의해 노출되어 있는 측벽에서 부터 선택적 화학기상증착 방법으로 제 2다결정 실리콘층을 형성하되 상측이 절곡되는 고리 형상이 되도록 과성장시켜 표면적을 증가시키는 제2다결정 실리콘층을 형성하는 공정을 포함하는 것을 특징으로 한다. 이하, 본발명에 따른 반도체소자 및 그 제조방법에 관하여 첨부도면을 참조하여 상세히 설명한다. 제2A도 내지 제 2C도는 본발명에 따른 반도체소자의 제조 공정도로서, 완성된 상태가 제2C도 이므로 구조를 중복 설명하지 않는다.According to another aspect of the present invention, there is provided a method of fabricating a semiconductor device, the method including forming an interlayer insulating film including a charge storage electrode contact hole on a semiconductor substrate having a diffusion region of an LDD structure, and the charge storage electrode contact hole. Forming a first polycrystalline silicon layer filling the gap; forming a base oxide film on the first polycrystalline silicon layer; forming a photoresist pattern on the base oxide film; and using the photoresist pattern as a barrier. Forming a liquid deposition oxide film on the entire surface, and removing the photoresist pattern, and then forming a liquid deposition oxide film pattern, a basic oxide film pattern, and a first polycrystalline silicon layer pattern by an etching process using the liquid deposition oxide film as an etching mask. And second polycrystalline silicide by selective chemical vapor deposition from the sidewalls exposed by the patterns. Forming a layer, but is characterized in that it comprises a step of forming a second polycrystalline silicon layer which is grown and which is such that the annular upper side is bent to increase the surface area. Hereinafter, a semiconductor device and a manufacturing method thereof according to the present invention will be described in detail with reference to the accompanying drawings. 2A to 2C are manufacturing process diagrams of the semiconductor device according to the present invention, and since the completed state is 2C, the structure will not be repeated.
먼저, 반도체기판(1)상에 소자분리를 위한 필드산화막(2)과 게이트산화막(3) 및 일년의 게이트전극(4)의 측벽에 절연 스페이서(5)를 형성하고, 그 양측의 반도체기판(1)에 소자의 고집적화에 적합한 엘.디.디(LDD: lightly doped drain)구조의 확산영역인 드레인전극(6')과 소오스전극(6)을 형성한다. 그다음 상기 구조의 전표면에 절연 및 평탄화를 위한 산화막재질의 층간절연막(7)과 식각자벽층(8)을 순차적으로 형성한다. 여기서 상기 식각장벽층(8)을 상기 층간절연막97) 및 다결정 실리콘층과의 식각선택비 차가 비교적 큰 물질, 예를 들어 질화막으로 형성한다.First, insulating spacers 5 are formed on sidewalls of the field oxide film 2, the gate oxide film 3, and the gate electrode 4 for one year on the semiconductor substrate 1, and the semiconductor substrates on both sides thereof are formed. In 1), a drain electrode 6 'and a source electrode 6, which are diffusion regions of a lightly doped drain (LDD) structure suitable for high integration of devices, are formed. Then, an interlayer insulating film 7 and an etched wall layer 8 made of an oxide film for insulating and planarization are sequentially formed on the entire surface of the structure. The etching barrier layer 8 is formed of a material having a relatively large etching selectivity difference between the interlayer insulating layer 97 and the polycrystalline silicon layer, for example, a nitride layer.
그다음 상기 소오스전극(6) 상의 식각장벽층(8)과 층간절연막(7)을 순차적으로 제거하여 전하보존전극 콘택홀(20)을 형성한 후, 상기 구조의 전표면에 제1다결정 실리콘층(9)을 도포하여 상기 전하보존전극 콘택홀(20)을 메우고, 상기 제1다결정 실리콘층(9) 상에 기초산화막(10)을 형성한다.Then, the etch barrier layer 8 and the interlayer insulating film 7 on the source electrode 6 are sequentially removed to form the charge storage electrode contact hole 20, and then a first polycrystalline silicon layer ( 9) is applied to fill the charge storage electrode contact hole 20, and a basic oxide film 10 is formed on the first polycrystalline silicon layer (9).
그후, 상기 기초산화막(10)상에 상기 제1다결정 실리콘층99)의 전하보존전극으로 예정되어 있는 부분을 노출시키는 감광막패턴(11)을 형성한다. (제2A도 참조)Thereafter, a photosensitive film pattern 11 is formed on the basic oxide film 10 to expose a portion of the first polycrystalline silicon layer 99 that is intended as a charge storage electrode. (See also Figure 2A)
그다음 상기 감광막패턴(11)에 의해 노출되어 있는 기초산화막(10)상에 액상증착 산화막(12)을 소정두께 성장시킨 후, 상기 감광막패턴(11)을 제거한다. 이때 상기 액상증착 산화막(12)의 두께는 상기 제1다결정 실리콘층(9)과의 식각선택비를 고려하여 전면 식각시 액상증착산화막(12)이 완전히 제거되지 않는 정도의 두께로 형성한다.Thereafter, the liquid phase deposition oxide film 12 is grown on the basic oxide film 10 exposed by the photoresist pattern 11, and then the photoresist pattern 11 is removed. In this case, the thickness of the liquid phase deposition oxide layer 12 is formed to a thickness such that the liquid phase deposition oxide layer 12 is not completely removed when the entire surface is etched in consideration of the etching selectivity with the first polycrystalline silicon layer 9.
그후, 상기 액상증착 산화막(12)을 마스크로하여 전면 이방성식각을 실시하여 노출되어 있는 기초산화막(10)과 제1다결정 실리콘층(9)을 제거하여 식각장벽층(8)을 노출시키는 제1다결정 실리콘층(9)패턴을 형성하고, 선택적 화학기상증착 방법을 사용하여 상기 노출되어 있는 제1다결정 실리콘층(9)패턴의 측벽에서부터 제2다결정 실리콘층(13)을 성장시키는데, 이때, 상기 남아 있는 액상증착 산화막(12)패턴의 상측까지 과성장시켜 고리 형상으로 형성한다. (제 2B도 참조).Subsequently, a first anisotropic etching is performed using the liquid deposition oxide film 12 as a mask to remove the exposed base oxide film 10 and the first polycrystalline silicon layer 9 to expose the etch barrier layer 8. A polycrystalline silicon layer (9) pattern is formed and a second polycrystalline silicon layer (13) is grown from sidewalls of the exposed first polycrystalline silicon layer (9) pattern using a selective chemical vapor deposition method, wherein Overgrown to the upper side of the remaining liquid deposition oxide film 12 pattern is formed in a ring shape. (See also section 2B).
그 다음, 상기 제1및 제2다결정 실리콘층(9),(13)패턴으로 구성되는 전하보전전극이 형성되어 있는 구조의 전표면에 단일 절연막이나 질화막-산화막 또는 산화막-질화막-산화막의 적층 구조로된 유전막(14)과 플레이트전극(15)을 형성하여 캐패시터를 완성한다.(제 2c도 참조).Then, a stacked structure of a single insulating film, a nitride film-oxide film, or an oxide film-nitride film-oxide film on the entire surface of the structure in which the charge holding electrodes composed of the first and second polycrystalline silicon layers 9 and 13 patterns are formed. The dielectric film 14 and the plate electrode 15 are formed to complete the capacitor (see also FIG. 2C).
상기에서는 식각장벽층을 형성하는 예를 들었으나, 제1다결정 실리콘층의 하부에 별도의 절연막, 예를들어 산화막을 형성하고, 이를 제거하여 언더컬에 의해 표면을 더욱 향상시킬수도 있다. 또한 도전층으로서 다결정 실리콘층을 예로 들었으나, 비정질실리콘층을 도포한 후 열처리하여 다결정화할 수도 있다. 이상에서 설명한 바와 같이, 본발명에 따른 반도체소자 및 그 제조방법은 전하보존전극 콘택홀이 형성되어 있는 층간절연막상에 제1다결정 실리콘층과 기초산화막을 도포하고, 상기 제 1다결정 실리콘층에서 전하보존전극으로 예정되어 있는 부분상에 액상증착 산화막을 성장시키고, 이를 마스크로 전면 이방성식각을 실시하여 제1다결정 실리콘층 패턴을 형성하고, 상기 노출되는 제1다결정 실리콘층 패턴의 측벽으로 부터 선택적 화학기상증착 방법으로 고리 형사의 제2다결정 실리콘층 패턴을 과성장시켜 전하보존전극을 형성하였으므로, 공정이 간단하고 전하보존전극의 표면적이 증가되어 소자의 고집적화에 유리하고 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.In the above example, the etching barrier layer is formed. However, a separate insulating layer, for example, an oxide layer may be formed under the first polycrystalline silicon layer, and the surface may be further improved by undercal. In addition, although the polycrystalline silicon layer is mentioned as an example of a conductive layer, it can also carry out polycrystallization by apply | coating an amorphous silicon layer and heat-processing. As described above, a semiconductor device and a method of manufacturing the same according to the present invention apply a first polycrystalline silicon layer and a basic oxide film on an interlayer insulating film on which charge storage electrode contact holes are formed, and then charge on the first polycrystalline silicon layer. A liquid crystal deposition oxide film is grown on a portion intended as a storage electrode, and anisotropic etching is performed with a mask to form a first polycrystalline silicon layer pattern, and a selective chemical is formed from sidewalls of the exposed first polycrystalline silicon layer pattern. Since the charge preservation electrode was formed by overgrowth the second polycrystalline silicon layer pattern of the ring by vapor deposition method, the process was simple and the surface area of the charge preservation electrode was increased, which is advantageous for the high integration of the device and the process yield and the reliability of the operation of the device. There is an advantage that can be improved.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940020655A KR0144422B1 (en) | 1994-08-22 | 1994-08-22 | Semiconductor device and manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940020655A KR0144422B1 (en) | 1994-08-22 | 1994-08-22 | Semiconductor device and manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960009154A KR960009154A (en) | 1996-03-22 |
| KR0144422B1 true KR0144422B1 (en) | 1998-07-01 |
Family
ID=66698281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940020655A KR0144422B1 (en) | 1994-08-22 | 1994-08-22 | Semiconductor device and manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0144422B1 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101195892B1 (en) * | 2011-06-07 | 2012-10-30 | 경상대학교산학협력단 | Mixing containers with baffles parallel to the primary rotational flow and an agitator using the same |
| KR101976353B1 (en) | 2019-01-30 | 2019-08-28 | 주식회사 한국소재 | Supply apparatus of fiber reinforcement |
-
1994
- 1994-08-22 KR KR1019940020655A patent/KR0144422B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960009154A (en) | 1996-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5284787A (en) | Method of making a semiconductor memory device having improved electrical characteristics | |
| KR100199346B1 (en) | Electrode of capacitor fabrication method | |
| JP3640763B2 (en) | Manufacturing method of capacitor of semiconductor memory device | |
| KR0135067B1 (en) | Device & cell manufacturing of semiconductor device | |
| KR100301369B1 (en) | Capacitor Manufacturing Method of Semiconductor Memory Device | |
| US5770510A (en) | Method for manufacturing a capacitor using non-conformal dielectric | |
| KR0144422B1 (en) | Semiconductor device and manufacturing method | |
| KR0146245B1 (en) | Method of fabricating a capacitor of semiconductor device | |
| US6235576B1 (en) | Method for manufacturing a cylindrical capacitor | |
| KR100244411B1 (en) | Method for manufacturing semiconductor device | |
| KR0166030B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0132747B1 (en) | Semiconductor device and its manufacture | |
| KR0170570B1 (en) | Capacitor fabrication method of semiconductor device | |
| KR0154159B1 (en) | Storage electrode fabrication method of semiconductor device | |
| KR20000013402A (en) | Fabrication method of memory capacitor | |
| KR0124576B1 (en) | Capacitor apparatus of semiconductor memory | |
| KR0154160B1 (en) | Storage electrode fabrication method of semiconductor device | |
| KR0158906B1 (en) | Manufacture of semiconductor memory device | |
| KR100369484B1 (en) | Method for manufacturing capacitor of semiconductor device | |
| KR100359155B1 (en) | Method for manufacturing electric charge storage node of semiconductor device | |
| KR0135692B1 (en) | Fabrication method of capacitor of semiconductor | |
| KR0122845B1 (en) | Manufacture of stacked capacitor for semiconductor device | |
| KR0183728B1 (en) | Method of manufacturing semiconductor device capacitor | |
| KR910008122B1 (en) | Semiconductor memory device having stacked capacitor and method of fabricating thereof | |
| KR960011471B1 (en) | Manufacturing method of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090327 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |