KR960011471B1 - Manufacturing method of semiconductor memory device - Google Patents
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Abstract
Description
제1도는 본 발명에 따라 반도체 기억장치를 제조하기 위한 레이 아웃도.1 is a layout diagram for manufacturing a semiconductor memory device according to the present invention.
제2a 내지 2d도는 본 발명에 따라 반도체 기억장치를 제조하는 공정을 나타내는 단면도.2A to 2D are sectional views showing a process of manufacturing a semiconductor memory device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 반도체기판 2 : 게이트 영역(워드라인)1: semiconductor substrate 2: gate area (word line)
3 : 소자분리 절연막 4 : 게이트 절연막3: device isolation insulating film 4: gate insulating film
5 : 활성화 영역 6 : 감광막 마스크5: active area 6: photoresist mask
7 : 제1 절연막 8 : 비트라인7: first insulating film 8: bit line
9 : 제2 절연막 10 : 전하저장전극9: second insulating film 10: charge storage electrode
11 : 캐패시터 절연막 12 : 플레이트 전극11 capacitor insulating film 12 plate electrode
13 : 비트라인 콘택 영역 14 : 전하저장전극 콘택 영역13 bit line contact region 14 charge storage electrode contact region
15 및 16 : 제1 및 제2콘택홀15 and 16: first and second contact holes
본 발명은 박막 트랜지스터(Thin Film Transistor;TFT)를 이용하여 반도체 기억장치를 제조하는 방법에 관한 것으로, 특히 게이트 전극을 반도체 기판에 형성시켜 비트라인과 전하저장전극간의 단락문제를 해결할 수 있는 반도체 기억장치 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device using a thin film transistor (TFT). In particular, a semiconductor memory capable of solving a short circuit problem between a bit line and a charge storage electrode by forming a gate electrode on a semiconductor substrate. It relates to a device manufacturing method.
일반적으로 DRAM 구조에서는 고집적화될수록 비트라인과 워드라인 사이의 간격, 그리고 전하저장전극과 워드라인 사이의 간격이 급격히 감소하여 이들간의 단락문제가 심각해지며 콘택형성시 엄격한 정합도가 요구되는 공정여유도가 거의 없는 상태로 된다.In general, in the DRAM structure, as the integration becomes higher, the gap between the bit line and the word line, and the gap between the charge storage electrode and the word line decreases rapidly, causing a short circuit problem between them. There is almost no state.
따라서, 본 발명은 상술한 문제점을 해결하기 위해 반도체 기판에 활성화 영역으로 워드라인을 먼저 형성하고 그 위에 폴리실리콘으로 TFT(박막트랜지스터)를 형성하여 상기 워드라인이 비트라인 콘택 영역 및 전하저장전극 콘택영역과 격리될 수 있도록 한 반도체 기억장치 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problems, the present invention first forms a word line as an active region on a semiconductor substrate and then forms a TFT (thin film transistor) with polysilicon thereon so that the word line is a bit line contact region and a charge storage electrode contact. It is an object of the present invention to provide a method for manufacturing a semiconductor memory device which can be isolated from an area.
상기한 목적을 달성하기 위한 본 발명의 반도체 기억장치 제조방법은 반도체 기판(1)상에 소자분리 절연막(3)을 형성한 다음 이온주입법으로 게이트 영역(2)을 형성하는 단계와, 상기 단계로부터 상기 소자 분리 절연막(3) 및 게이트 영역(2) 상부에 게이트 절연막(4)을 형성한 다음 상기 게이트 절연막(4) 상부에 폴리실리콘을 증착한 후 이 폴리실리콘의 소정 부위를 식각하여 박막 트랜지스터의 활성화 영역(5)을 형성하는 단계와, 상기 단계로부터 상기 게이트 영역(2)과 대응되는 활성화 영역(5) 상부에 감광막 마스크(6)를 소정의 폭으로 배열하고 이온주입법으로 노출된 활성화 영역(5)을 박막 트랜지스터의 소오스/드레인영역(5A)으로 형성하는 단계와, 상기 단계로부터 상기 감광막 마스크(6)를 제거하고 상기 활성화 영역(5) 상부에 제1 절연막(7)을 증착한 다음 박막 트랜지스터의 소오스/드레인 영역(5A) 상부의 상기 제1 절연막(7)의 소정 부위를 식각하여 제1 콘택홀(15)을 형성하는 단계와, 상기 단계로부터 상기 제1 콘택홀(15)에 전도체를 충진시키고 패턴화하여 비트라인(8)을 형성하는 단계와, 상기 단계로부터 상기 제1 절연막 및 비트라인(7 및 8)의 상부에 제2 절연막(9)을 형성한 다음 상기 박막 트랜지스터의 소오스/드레인 영역(5A) 상부의 상기 제1 및 제2 절연막(7 및 9)을 소정의 폭으로 식각하여 제2 콘택홀(16)을 형성하는 단계와, 상기 단계로부터 상기 제2 콘택홀(16)에 전도체를 충진시킨 후 패턴화 하여 전하저장전극(10)을 형성하는 단계와, 상기 단계로부터 상기 전하저장전극(10)의 주변에 캐패시터 절연막(11) 및 플레이트 전극(12)을 순차로 형성하는 단계로 이루어지는 것을 특징으로 한다.The semiconductor memory device manufacturing method of the present invention for achieving the above object comprises the steps of forming a device isolation insulating film 3 on a semiconductor substrate 1 and then forming a gate region 2 by an ion implantation method. A gate insulating film 4 is formed on the device isolation insulating film 3 and the gate region 2, and then polysilicon is deposited on the gate insulating film 4, and then a predetermined portion of the polysilicon is etched to form a thin film transistor. Forming an activation region 5 and arranging the photoresist mask 6 on the activation region 5 corresponding to the gate region 2 in a predetermined width from the step; 5) forming the source / drain regions 5A of the thin film transistor, removing the photoresist mask 6 from the step, and depositing a first insulating film 7 on the active region 5. Etching a predetermined portion of the first insulating layer 7 over the source / drain region 5A of the next thin film transistor to form a first contact hole 15; and from the step, the first contact hole 15 Filling and patterning the conductors to form bit lines 8, and from the step, forming a second insulating film 9 on the first insulating film and the bit lines 7 and 8, and then forming the thin film transistor. Etching the first and second insulating layers 7 and 9 over the source / drain regions 5A of the semiconductor substrate to a predetermined width to form a second contact hole 16, and from the step, the second contact hole 16. And filling the conductive material with the conductor 16 to form a charge storage electrode 10, and sequentially from the step the capacitor insulating film 11 and the plate electrode 12 around the charge storage electrode 10. Characterized in that it comprises a step of forming.
본 발명에 의하면 게이트 절연막 상부에 증착된 폴리실리콘을 열처리하여 단결정 실리콘으로 한 후 박막 트랜지스터를 형성할 수 있다.According to the present invention, the polysilicon deposited on the gate insulating film may be heat treated to form single crystal silicon, and then a thin film transistor may be formed.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
제1도는 본 발명에 따라 반도체 기억 장치를 제조하기 위한 레이아웃도로서, 워드라인(2), 비트라인(8) 및 전하저장전극(10)이 위치할 영역이 도시되는데, 비트라인 콘택영역(13)은 소오스/드레인 영역과 접속되는 부분을 나타내고, 전하저장전극 콘택영역(14)은 전하저장전극(10)과 소오스/드레인 영역(5A)이 접속되는 부분을 나타내며, 박막 트랜지스터 활성화 영역(5)은 박막 트랜지스터로 동작되는 영역을 나타낸다.FIG. 1 is a layout for manufacturing a semiconductor memory device according to the present invention, in which a region in which a word line 2, a bit line 8 and a charge storage electrode 10 are to be located is shown. Denotes a portion connected to the source / drain region, and the charge storage electrode contact region 14 indicates a portion to which the charge storage electrode 10 and the source / drain region 5A are connected, and the thin film transistor active region 5 Represents a region operated as a thin film transistor.
제2a 내지 2d도는 본 발명에 따라 반도체 기억장치를 제조하는 공정을 나타내는 단면도로서, 제2a도는 반도체 기판(1)상에 소자 분리 절연막(3)을 형성하고 이 소자분리 절연막(3)을 마스크로 하여 이온주입법으로 게이트 영역(2)을 형성한 상태의 단면도인데, 이러한 게이트 영역(2)은 기억장치의워드라인(제1도의 2)으로 사용되므로 가능한 저항이 낮아야 한다.2A through 2D are cross-sectional views showing a process for manufacturing a semiconductor memory device according to the present invention, and FIG. 2A shows a device isolation insulating film 3 formed on a semiconductor substrate 1 with the device isolation insulating film 3 as a mask. As a result, the gate region 2 is formed by the ion implantation method. Since the gate region 2 is used as a word line (2 in FIG. 1) of the memory device, the resistance should be as low as possible.
제2b도는 제2a도 구조에서 상기 게이트 영역 및 소자분리 절연막(2 및 3)의 상부에 게이트 절연막(4)을 열산화법 또는 화학 증착법으로 형성한 후 폴리실리콘을 게이트 절연막(4) 상부에 증착한 상태에서 소정 부위를 식각하여 박막 트랜지스터의 활성화 영역(5)을 형성한 다음, 상기 게이트 영역(2)과 대응되는 상기 활성화영역(5) 상부에 상기 게이트 영역(2)과 같은 폭의 감광막 마스크(6)를 배열한 후 이온 주입법으로 박막 트랜지스터의 소오스/드레인 영역(5A)을 형성한 상태의 단면도인데, 상기 감광막 마스크(6)의 아래 부위의 영역이 박막 트랜지스터의 채널 영역(5B)이 된다.FIG. 2B illustrates a gate insulating film 4 formed on the gate region and the device isolation insulating films 2 and 3 by thermal oxidation or chemical vapor deposition in the structure of FIG. 2A, and then polysilicon is deposited on the gate insulating film 4. After etching a predetermined portion in the state to form an activation region 5 of the thin film transistor, a photoresist mask having the same width as the gate region 2 is formed on the activation region 5 corresponding to the gate region 2. 6) is a cross-sectional view of a source / drain region 5A of the thin film transistor formed by an ion implantation method. The region of the lower portion of the photoresist mask 6 becomes the channel region 5B of the thin film transistor.
한편, 제2b도 구조하에서 상기 게이트 절연막(4) 상부에 증착된 폴리 실리콘(5)을 열처리하여 단겨정 실리콘으로 한 후 박막 트랜지스터를 형성할 수도 있다.On the other hand, under the structure of FIG.
제2c도는 상기 감광막 마스크(6)를 제거하고 상기 활성화 영역(5) 상부에 제1 절연막(7)을 증착한 후 상기 소오스/드레인 영역(5A) 상부의 제1 절연막(7)을 소정의 폭으로 식각하여 제1 콘택홀(15)을 형성시킨 다음 이 제1 콘택홀(15)을 전도체로 충진하고 패턴화하여 비트라인(8)을 형성시킨 상태의 단면도이다.2C illustrates that the photoresist mask 6 is removed, the first insulating film 7 is deposited on the active region 5, and the first insulating film 7 on the source / drain region 5A is formed to have a predetermined width. The first contact hole 15 is formed by etching, followed by filling and patterning the first contact hole 15 with a conductor to form a bit line 8.
제2d도는 상기 비트라인(8) 형성 후 상기 제1 절연막 및 비트라인(7 및 8) 상부에 제2 절연막(9)을 형성한 후 상기 소오스/드레인 영역(5A) 상부의 제1 및 제2절연막(7 및 9)을 소정폭으로 식각하여 제2 콘택홀(16)을 형성시키고 이 제2 콘택홀(16)에 전도체를 충진시킨 다음 패턴화하여 전하저장전극(10)을 형성한 상태에서 전하저장전극(10)의 주변에 캐패시터 절연막(11) 및 플레이트 전극(12)을 순차로 형성시킨 상태의 단면도이다.FIG. 2D illustrates first and second upper portions of the source / drain regions 5A after forming the second insulating layer 9 on the first insulating layer and the bit lines 7 and 8 after forming the bit line 8. In the state in which the insulating films 7 and 9 are etched to a predetermined width to form a second contact hole 16 and a conductor is filled in the second contact hole 16 and then patterned to form the charge storage electrode 10. It is sectional drawing of the state where the capacitor insulating film 11 and the plate electrode 12 were formed in order around the charge storage electrode 10. FIG.
상술한 바와 같이 본 발명에 의하면 기억장치에 박막 트랜지스터를 적용하여 실리콘 기판상에 워드라인을 형성시키므로서 비트라인과 전하저장전극간의 단락문제를 완전히 배제할 수 있어서 공정여유도가 증가되며 기억장치의 활성화 영역이 실리콘 기판, 이웃 활성화 영역 그리고 절연막으로 분리되므로 누설전류 문제도 해결 할 수 있어 수율향상 및 기억소자 특성을 향상시킬 수 있는 효과가 있다.As described above, according to the present invention, a thin film transistor is applied to the memory device to form a word line on the silicon substrate, thereby completely eliminating a short circuit problem between the bit line and the charge storage electrode, thereby increasing the process margin. Since the activation region is separated into a silicon substrate, a neighboring activation region, and an insulating layer, the leakage current problem can be solved, thereby improving yield and improving memory device characteristics.
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