KR0165491B1 - Semiconductor memory device having dumy pattern & its fabrication method - Google Patents
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Abstract
반도체 메모리장치 및 그 제조방법에 관해 기술되어 있다. 메모리셀 어레이부와 주변회로부 경계부위의 반도체 기판과 금속배선 사이에 반도체 메모리장치의 회로동작에 영향을 주지 않고 메모리셀 어레이부와 주변회로부의 단차를 감소시키는 더미 패턴(dummy pattern)을 구비하는 것을 특징으로 하는 반도체 메모리장치의 금속배선을 제공한다.A semiconductor memory device and a method of manufacturing the same are described. A dummy pattern is provided between the semiconductor substrate and the metal wiring at the boundary between the memory cell array portion and the peripheral circuit portion to reduce the step between the memory cell array portion and the peripheral circuit portion without affecting the circuit operation of the semiconductor memory device. A metal wiring of a semiconductor memory device is provided.
본 발명에 의하면, 메모리셀 어레이부와 주변회로부의 단차를 감소시킬 수 있어 금속배선을 용이하게 형성할 수 있다.According to the present invention, the level difference between the memory cell array portion and the peripheral circuit portion can be reduced, so that the metal wiring can be easily formed.
Description
제1도는 종래 기술에 의해 제조된 반도체 메모리의 금속배선의 단면도이다.1 is a cross-sectional view of a metal wiring of a semiconductor memory manufactured by the prior art.
제2도는 본 발명의 일 실시예에 의한 반도체 장치의 레이아웃도이다.2 is a layout diagram of a semiconductor device according to an embodiment of the present invention.
제3도는 상기 제2도의 절단선 A-A' 및 B-B'에 따른 본 발명의 반도체 메모리장치의 금속배선의 단면도이다.3 is a cross-sectional view of the metal wiring of the semiconductor memory device of the present invention along the cut lines A-A 'and B-B' of FIG.
본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 금속배선을 용이하게 형성할 수 있는 더미 패턴을 구비한 반도체 메모리장치 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to a semiconductor memory device having a dummy pattern capable of easily forming a metal wiring and a method of manufacturing the same.
DRAM 소자의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되고, 이는 결과적으로 커패시터 면적의 감소를 초래하였으며, 집적도의 증가와 더불어 단위 면적에 확보되는 커패시턴스의 증가는 필수적이다.As the integration of DRAM devices increases, the area occupied by a unit cell in one chip is reduced, resulting in a reduction in the capacitor area, and an increase in the capacitance secured in the unit area is essential.
이에 따라, 한정된 면적 내에서 충분힌 큰 커패시턴스를 확보하기 위하여 스택형 셀 구조, 트랜치형 셀 구조, 실리콘 온 인슐레이터형 셀 구조 등 다양한 셀 구조가 제안되었다.Accordingly, various cell structures, such as a stacked cell structure, a trench cell structure, and a silicon on insulator cell structure, have been proposed in order to secure a large capacitance sufficient within a limited area.
이중, 현재 공정의 수율 및 원가를 고려한 양산성 측면에서 우수한 스택형 셀 구조가 그 주류를 이루고 있다.Among them, the stacked cell structure, which is excellent in terms of mass productivity considering the yield and cost of the current process, is the mainstream.
그러나, 상기 스택형 셀 구조는, 정전용량 확보를 위해 커패시터를 위로 쌓아 올려야 하기 때문에, 메모리셀 어레이부에서 주변회로부로 넘어가는 영역에서의 단차가 크다. 이에 따라, 후속의 금속배선 공정을 원활하게 실시할 수 없는 문제가 발생한다. 커패시터스를 증가시키기 위하여 스토리시전극의 높이를 증가시키고자 하는 경우에는 이러한 문제가 더욱 심각하게 된다.However, the stacked cell structure has a large step in the area from the memory cell array portion to the peripheral circuit portion because the capacitor must be stacked up to secure the capacitance. As a result, a problem arises in that the subsequent metallization step cannot be performed smoothly. This problem becomes more serious when trying to increase the height of the story electrode in order to increase the capacitors.
상기 문제점을 제1도를 참조하여 설명한다.The problem will be described with reference to FIG.
제1도는 종래 기술에 의해 제조된 반도체 메모리장치의 금속배선의 단면도로서, 메모리셀 어레이부 및 주변회로부의 일부분을 도시한다.1 is a cross-sectional view of a metal wiring of a semiconductor memory device manufactured by the prior art, showing a portion of a memory cell array portion and a peripheral circuit portion.
제1도를 참조하면, 참조부호 10은 반도체 기판을, 12는 활성영역을 분리하기 위한 소자분리층, 14는 트랜지스터의 게이트, 16은 제1절연층을, 18은 비트라인을, 20은 커패시터의 스토리지전극을, 22는 커패시터의 유전체막을, 24는 커패시터의 플레이트전극을, 26은 제2절연층을, 28은 금속층을, 30은 상기 금속층의 패터닝을 위해 도포된 포토레지스트층을 각각 나타낸다. 또한 참조부호 t1 및 t4는 메모리셀 어레이와 주변회로부의 경계면에서 충분히 떨어진 부분의 포토레지스트층의 두께를, t2는 메모리셀 어레이와 주변회로부의 경계면에서 메모리셀 어레이 상의 포토레지스트층 두께를, t3는 메모리셀 어레이와 주변회로부의 경계면에서 주변회로 상의 포토레지스트층 두께를 나타낸다.Referring to FIG. 1, reference numeral 10 denotes a semiconductor substrate, 12 denotes an isolation layer for separating an active region, 14 denotes a gate of a transistor, 16 denotes a first insulating layer, 18 denotes a bit line, and 20 denotes a capacitor. Is a storage electrode, 22 is a dielectric film of a capacitor, 24 is a plate electrode of a capacitor, 26 is a second insulating layer, 28 is a metal layer, and 30 is a photoresist layer applied for patterning the metal layer. Reference numerals t1 and t4 denote thicknesses of the photoresist layer at portions sufficiently separated from the interface between the memory cell array and the peripheral circuit portion, t2 denotes thicknesses of the photoresist layer on the memory cell array at the interface between the memory cell array and the peripheral circuit portion, and t3 The thickness of the photoresist layer on the peripheral circuit is shown at the interface between the memory cell array and the peripheral circuit portion.
상기한 종래 구조에서 발생되는 문제점은 다음과 같다.Problems occurring in the above-described conventional structure are as follows.
첫째, 메모리셀 어레이와 주변회로부 간의 단차로 인해 사진공정시 초점(focus)을 맞추기가 어렵다. 즉, 메모리셀 어레이나 주변회로부의 어느 한쪽에 초점을 맞출 경우 다른 한쪽은 초점이 맞지 않게 되고 이로 인해 패턴이 불량해진다.First, it is difficult to focus during a photo process due to a step between a memory cell array and a peripheral circuit. That is, when focusing on one of the memory cell array or the peripheral circuit portion, the other side becomes out of focus, which results in a poor pattern.
둘째, 메모리셀 어레이와 주변회로부 경계면에서의 단차로 인해 발생되는 포토레지스트층(30)의 두께 차이이다. 상기 포토레지스트층(30)은 회전에 의해 도포(spin coating)되므로 단차부위를 경계로 그 절대 높이가 높은 부위에서의 두께는 얇아지고(t2) 낮은 부위는 두꺼워진다(t3). 이러한 두께 차이는 t2로 표시된 부분에서는 상기 금속층의 물리적인 너칭(physical notching)을 발생시키고, t4로 표시된 부분에서는 브리지(bridge)를 유발할 우려가 있다.Second, the thickness difference of the photoresist layer 30 generated due to the step difference between the memory cell array and the peripheral circuit portion interface. Since the photoresist layer 30 is spin coated, the thickness of the photoresist layer 30 becomes thin at a portion where the absolute height is high (t2) and the lower portion is thick (t3). Such a thickness difference may cause physical notching of the metal layer at a portion denoted by t2 and a bridge at a portion denoted by t4.
상기 물리적 너칭은 금속층 브리지(bridge)를 유바할 우려가 있다. 상기 물리적 너칭은 금속층 패터닝을 위한 사진식각 공정에서 포토레지스트층과 금속층간의 식각선택비가 좋지 않기 때문에, 포토레지스트층 식각시 얇은 두께(t2)의 포토레지스트층 하부의 금속층이 식각됨으로써 발생된다. 특히 이러한 물리적인 너칭은 금속배선의 저항을 증가시키고 메모리 소자의 신뢰성을 떨어뜨린다.There is a concern that the physical nuggeting may induce a metal layer bridge. The physical kneading is caused by etching the metal layer under the photoresist layer having a thin thickness (t2) during the photoresist layer etching because the etching selectivity between the photoresist layer and the metal layer is not good in the photolithography process for patterning the metal layer. In particular, such physical nuggets increase the resistance of metallization and reduce the reliability of memory devices.
따라서, 본 발명은 상술한 종래방법의 문제점을 해결하기 위한 것으로서, 금속배선을 용이하게 형성할 수 있는 반도체 메모리장치를 제공하는 것을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a semiconductor memory device capable of easily forming a metal wiring, to solve the problems of the conventional method described above.
본 발명의 다른 목적은 상기 반도체 메모리장치를 제조하는데 특히 적합한 반도체 메모리장치의 제조방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor memory device which is particularly suitable for manufacturing the semiconductor memory device.
상기 목적을 달성하기 위하여 본 발명은, 메모리셀 어레이부와 주변회로부 경계부위에 위치하고, 이웃한 금속배선 패턴들 사이에, 반도체 메모리장치의 회로 동작에 영향을 주지 않고 메모리셀 어레이부와 주변회로부의 급격한 단차를 완화시키며, 스토리지 전극과 동일 도전층으로 형성된 더미 패턴(dummy pattern)을 구비하는 것을 특징으로 하는 반도체 메모리장치를 제공한다.In order to achieve the above object, the present invention is located at the boundary between the memory cell array portion and the peripheral circuit portion, and between the adjacent metal wiring patterns, without affecting the circuit operation of the semiconductor memory device, the memory cell array portion and the peripheral circuit portion The present invention provides a semiconductor memory device characterized by reducing a sudden step and having a dummy pattern formed of the same conductive layer as the storage electrode.
본 발명의 바람직한 실시예에 의하면, 상기 더미 패턴은 메모리셀 어레이부에서 주변회로부로 신장되는 금속 어레이 패턴 사이에 형성되고, 스토리지 전극과 동일한 도전층으로 형성되며, 메모리셀 어레이부보다 덜 조밀하고 상기 주변회로부보다는 조밀한 패턴으로 형성된다.According to a preferred embodiment of the present invention, the dummy pattern is formed between the metal array pattern extending from the memory cell array portion to the peripheral circuit portion, formed of the same conductive layer as the storage electrode, and less dense than the memory cell array portion. It is formed in a denser pattern than the peripheral circuit portion.
상기 다른 목적을 달성하기 위하여 본 발명은, 셀 어레이부와 주변회로부로 구성된 반도체 메모리장치의 제조방법에 있어서, 반도체 기판 상에 제1절연층, 비트라인 및 제2절연층을 형성하는 단계; 상기 제2절연층, 비트라인 및 제1절연층을 부분적으로 식각하여 상기 기판을 노출시키는 스토리지노드 콘택홀을 형성하는 단계; 상기 결과물 전면에 제1도전층을 증착한 후 패터닝하여 상기 메모리셀 어레이부 내에는 스토리지전극을 형성하고, 메모리셀 어레이부와 주변회로부의 경계부위에는 더미 패턴을 형성하는 단계; 상기 스토리전극 상에 유전체막 및 플레이트전극을 형성하는 단계; 상기 결과물 상에 제3절연층을 증착하는 단계; 및 상기 제3절연층 상에 제2도전층을 증착한 후 패터닝하여 상기 메모리셀 어레이부에서 주변회로부로 신장되는 금속배선층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리장치 제조방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device including a cell array unit and a peripheral circuit unit, the method comprising: forming a first insulating layer, a bit line, and a second insulating layer on a semiconductor substrate; Partially etching the second insulating layer, the bit line, and the first insulating layer to form a storage node contact hole exposing the substrate; Depositing and patterning a first conductive layer on the entire surface of the resultant to form a storage electrode in the memory cell array unit, and forming a dummy pattern on a boundary between the memory cell array unit and the peripheral circuit unit; Forming a dielectric film and a plate electrode on the story electrode; Depositing a third insulating layer on the resultant; And depositing and patterning a second conductive layer on the third insulating layer to form a metal wiring layer extending from the memory cell array unit to the peripheral circuit unit. .
본 발명에 의하면 메모리셀 어레이부와 주변회로부의 경계부위에 더미 패턴을 형성한다. 따라서 메모리셀 어레이와 주변회로부의 급격한 단차를 완만하게 감소시킬 수 있어 금속배선을 용이하게 형성할 수 있다.According to the present invention, a dummy pattern is formed at the boundary between the memory cell array portion and the peripheral circuit portion. Therefore, the abrupt step of the memory cell array and the peripheral circuit portion can be reduced gently, so that the metal wiring can be easily formed.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
제2도는 본 발명의 일 실시예에 의한 반도체 장치의 레이아웃도이고, 제3도는 상기 제2도의 절단선 A-A' 및 B-B'에 따른 본 발명의 반도체 메모리장치의 단면도로서 메모리셀 어레이부 및 주변회로부의 일부분을 도시한다. 계속해서 소개되는 도면에 있어서, 상기 제1도와 동일한 참조부호는 동일한 물질을 나타낸다.FIG. 2 is a layout diagram of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is a cross-sectional view of the semiconductor memory device of the present invention along the cutting lines AA ′ and B-B ′ of FIG. 2. A part of the peripheral circuit portion is shown. In the drawings introduced subsequently, the same reference numerals as those in FIG. 1 denote the same materials.
제2도를 참조하면, 참조부호 20은 비트라인 방향으로 형성되어 있는 스토리지 전극 패턴을, 21은 본 발명에 의한 더미 패턴(dummy pattern)을, 28은 워드라인 방향으로 형성되어 있는 금속패턴을 각각 나타낸다.Referring to FIG. 2, reference numeral 20 denotes a storage electrode pattern formed in the bit line direction, 21 denotes a dummy pattern according to the present invention, and 28 denotes a metal pattern formed in the word line direction. Indicates.
여기에서 더미 패턴은 반도체 소자 및 회로의 동작에는 영향을 미치지 않으나 공정의 필요에 의해 임으로 형성하는 패턴을 말한다.Here, the dummy pattern does not affect the operation of the semiconductor device and the circuit, but refers to a pattern formed randomly by the necessity of the process.
본 발명의 바람직한 실시예에 따른 상기 더미 패턴은 스토리지전극 형성을 위한 마스크 패턴과 동일한 마스크 패턴에 의해 형성되고, 메모리셀 어레이부에서 주변회로부로 신장되는 금속 어레이 패턴 사이에 상기 스토리지전극 패턴보다는 덜 조미하게 형성되는 것이 바람직하다.The dummy pattern according to an exemplary embodiment of the present invention is formed by the same mask pattern as the mask pattern for forming the storage electrode, and is less seasoned than the storage electrode pattern between the metal array patterns extending from the memory cell array portion to the peripheral circuit portion. It is preferable to form.
제3도를 참조하면, 참조부호 10은 반도체 기판을, 12는 활성영역을 분리하기 위한 소자분리층을, 14는 트랜지스터의 게이트를, 16은 제1절연층을, 16'은 제2절연층을, 18은 비트라인을, 20은 커패시터의 스토리전극을, 21은 본 발명의 일 실시예에 의해 형성된 더미패턴을, 22는 커패시터의 유전체막을, 24는 커패시터의 플레이트 전극을, 26은 제3절연층을, 28은 금속층을, 30은 상기 금속층의 패터닝을 위해 도포된 포토레지스트층을 각각 나타낸다.Referring to FIG. 3, reference numeral 10 denotes a semiconductor substrate, 12 denotes an isolation layer for separating an active region, 14 denotes a gate of a transistor, 16 denotes a first insulating layer, and 16 'denotes a second insulating layer. 18 is a bit line, 20 is a story electrode of a capacitor, 21 is a dummy pattern formed by one embodiment of the present invention, 22 is a dielectric film of a capacitor, 24 is a plate electrode of a capacitor, and 26 is a third electrode. An insulating layer, 28 is a metal layer, and 30 is a photoresist layer applied for patterning the metal layer, respectively.
상기 도면에서 실선으로 표시된 부분은 제2도의 A-A' 단면을 도시한 것으로서, 상기 제3절연층(26) 및 금속층(28)은 메모리셀 어레이부와 주변회로부 사이에 형성되어 있는 더미패턴에 의해 종래보다 평탄한 분포를 가지게 된다.The portion shown by the solid line in FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 2, and the third insulating layer 26 and the metal layer 28 are formed by a dummy pattern formed between the memory cell array unit and the peripheral circuit unit. It will have a flatter distribution.
따라서, 상기 금속층(28) 상의 상기 포토레지스트층(30)은 종래에 비해 훨씬 균일하게 도포되고, 후속 금속배선 공정은 용이하게 실시될 수 있다.Thus, the photoresist layer 30 on the metal layer 28 is applied more uniformly than in the prior art, and subsequent metallization processes can be easily performed.
한편, 점선으로 표시된 부분은 제2도의 B-B' 단면을 도시한 것으로서, 상기 스토리지전극(20)과 같은 형태로 형성되어 있는 더미패턴을 나타낸다.The dotted line is a cross-sectional view taken along line B-B 'of FIG. 2, and represents a dummy pattern formed in the same shape as the storage electrode 20.
상기 제3도를 참조하여 본 발명의 실시예에 따른 반도체 메모리장치의 금속배선 제조방법을 설명한다.A method of manufacturing metal wirings in a semiconductor memory device according to an embodiment of the present invention will be described with reference to FIG. 3.
먼저, 반도체기판(10) 상에 활성영역을 한정하기 위하여 선택적으로 소자분리층(12)을 형성하고, 상기 기판 상에 열산화공정을 통하여 게이트 절연막(도시되지 않음)을 형성한 다음, 그 위에 도전물질, 예컨대 불순물이 도우프된 플리실리콘 또는 실리사이드(silicide)을 증착하고 이를 리소그라피 공정으로 패터닝함으로쏘, 셀 어레이부 및 주변회로부에 각각 트랜지스터의 게이트(14)를 형성한다.First, a device isolation layer 12 is selectively formed to define an active region on the semiconductor substrate 10, and a gate insulating film (not shown) is formed on the substrate through a thermal oxidation process, and then thereon. By depositing a polysilicon or silicide doped with a conductive material such as an impurity and patterning it by a lithography process, the gate 14 of the transistor is formed in the cell array portion and the peripheral circuit portion, respectively.
다음, 게이트가 형성된 상기 결과물 상에 불순물을 이온주입하여 소오스 및 드레인(도시되지 않음)을 형성하고, 상기 결과물 전면에 절연물, 예컨대 산화물 또는 BPSG를 증착하여 절연층(16)을 형성한다.Next, an ion is implanted into the resultant product on which the gate is formed to form a source and a drain (not shown), and an insulating material such as an oxide or BPSG is deposited on the entire surface of the resultant product to form the insulating layer 16.
이어서, 리소그라피 공정으로 상기 절연층(16)을 부분적으로 식각하여 메모리셀 어레이부 트랜지스터의 드레인을 노출시키는 비트라인 콘택홀(도시되지 않음)을 형성한다.Subsequently, the insulating layer 16 is partially etched by a lithography process to form bit line contact holes (not shown) that expose the drain of the memory cell array transistor.
비트라인 콘택홀이 형성하고 상기 결과물 전면에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘 또는 실리사이드를 증착하고 패터닝함으로써, 상기 비트라인 콘택홀을 통해 트랜지스터의 드레인에 접속되는 비트라인(18)을 형성한다. 비트라인(18)이 형성된 상기 결과물 상에, 상기 비트라인(18)을 절연시키기 위한 목적으로 절연물질, 예컨대 산화물 또는 BPSG를 증착하여 제2절연층(16')을 형성하고, 상기 제2절연층(16'), 비트라인(18) 및 제1절연층(16)을 차례로 식각하여 메모리셀 어레이부 트랜지스터의 소오스를 노출시키는 스토리지노드 콘택홀을 형성한다. 이어서, 스토리지노드 콘택홀이 형성된 결과물 전면에 도전물질, 예컨데 불순물이 도우프된 폴리실리콘을 증착하여 제1도전층을 형성한 다음, 이를 리소그라피 공정으로 패터닝하여 메모리셀 어레이부 내에는 상기 스토리지노드 콘택홀을 통해 소오스에 접속되는 스토리지전극(20)을, 메모리셀 어레이부와 주변회로부의 경계부위에는 더미패턴(21)을 형성한다.By forming and patterning a bit line contact hole and depositing and patterning a conductive material such as impurities doped polysilicon or silicide on the entire surface, a bit line 18 is formed which is connected to the drain of the transistor through the bit line contact hole. do. On the resulting bit line 18 is formed, a second insulating layer 16 ′ is formed by depositing an insulating material, such as an oxide or BPSG, for the purpose of insulating the bit line 18 and forming the second insulating layer. The layer 16 ′, the bit line 18, and the first insulating layer 16 are sequentially etched to form a storage node contact hole that exposes a source of the memory cell array transistor. Subsequently, a first conductive layer is formed by depositing polysilicon doped with a conductive material, such as impurities, on the entire surface of the resultant in which the storage node contact hole is formed, and then patterning the same by using a lithography process. The storage electrode 20 connected to the source through the hole is formed at the boundary between the memory cell array portion and the peripheral circuit portion.
상기 스토리지전극 상에 유전체막(22)으로서, 예컨대 ONO(Oxide/Nitride/Oxide)막 또는 오산화탄탈륨(Ta2O5)막을 형성하고, 계속해서 상기 유전체막(22) 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 증착하여 플레이트전극(24)을 형성한다.For example, an ONO (Oxide / Nitride / Oxide) film or a tantalum pentoxide (Ta 2 O 5 ) film is formed as the dielectric film 22 on the storage electrode, and then a conductive material such as an impurity is formed on the dielectric film 22. The doped polysilicon is deposited to form a plate electrode 24.
플레이트전극(24)이 형성된 상기 결과물 상에 절연물, 예컨대 BPSG와 같은 유동성 있는 산화물을 증착하여 제3절연층(26)을 형성함으로써 상기 구조물을 평탄화한다. 이어서, 상기 제3절연층(26)상에 도전물을 증착하여 제2도전층을 형성한 후 패터닝하여 상기 메모리셀 어레이부에서 주변회로부로 신장되는 금속층(28)을 형성한다.The structure is planarized by depositing an insulating material, for example, a fluid oxide such as BPSG, on the resultant plate electrode 24 to form a third insulating layer 26. Subsequently, a conductive material is deposited on the third insulating layer 26 to form a second conductive layer, and then patterned to form a metal layer 28 extending from the memory cell array portion to the peripheral circuit portion.
본 발명에 의한 반도체 메모리장치에 따르면, 상기 제2도에 도시된 바와 같이, 메모리셀 어레이부와 주변회로부 경계부위에 위치한 반도체 기판과 금속층 사이에 반도체 메모리장치의 회로 동작에 영향을 주지 않으면서 메모리셀 어레이부와 주변회로부의 단차로 인한 영향을 감소시키는 더미 패턴(dummy pattern)을 형성한다. 따라서, 종래의 금속층 형성을 위한 사진공정시 초점을 맞추기가 어려웠던 문제를 해결할 수 있다.According to the semiconductor memory device according to the present invention, as shown in FIG. 2, a memory without affecting the circuit operation of the semiconductor memory device between the semiconductor substrate and the metal layer positioned at the boundary between the memory cell array portion and the peripheral circuit portion is shown. A dummy pattern is formed to reduce the effects of the step difference between the cell array portion and the peripheral circuit portion. Therefore, it is possible to solve the problem of difficulty in focusing in the conventional photolithography process for forming a metal layer.
또한, 메모리셀 어레이와 주변회로부 경제면에서의 단차로 인해 발생되던 포토레지스트층의 두께 차이를 감소시킬 수 있기 때문에 금속배선층의 물리적인 너칭이나 브리지 발생을 방지할 수 있다.In addition, since the difference in thickness of the photoresist layer generated due to the step difference in the economics of the memory cell array and the peripheral circuit part can be reduced, physical quenching or bridge generation of the metal wiring layer can be prevented.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
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| KR (1) | KR0165491B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100884346B1 (en) * | 2007-10-26 | 2009-02-18 | 주식회사 하이닉스반도체 | Method for fabricating capacitor in semicondutor device |
-
1995
- 1995-03-13 KR KR1019950005144A patent/KR0165491B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960036059A (en) | 1996-10-28 |
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