KR920009748B1 - Stacked capacitor cell and method for producing the same - Google Patents

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Abstract

The stacked DRAM cell comprises a bridge electrode layer (18) being in contact with the source region (12) and covering the upper part of the device separation oxide film (11), a bit line layer (21) in contact with the drain region (13) and parallelly extending along the substrate surface on the upper part of the electrode layer (18), a first polysilicon layer (24) in contact with the layer (18) and elongating on the upper part of the layer (21), a dielectric film (25) covering the whole surface of the substrate contg. the layer (24), a second polysilicon layer (26) covering the upper surface of the film (25) and elongating on the upper part of the layer (21), and insulating films (20,22) isolating the layer (21) from the layer (24) and the film (25).

Description

적층형 캐패시터셀의 구조 및 제조방법Structure and Manufacturing Method of Multilayer Capacitor Cell

제1도는 종래의 디램셀어레이의 부분평면도.1 is a partial plan view of a conventional DRAM cell array.

제2도는 제1도의 절단선 a-b에 따른 단면도.2 is a cross-sectional view taken along the line a-b of FIG.

제3도는 본 발명에 따른 디램셀어레이의 부분평면도.3 is a partial plan view of a DRAM cell array according to the present invention.

제4도는 제3도의 절단선 x-y-z에 따른 단면구조도.4 is a cross-sectional view taken along the cutting line x-y-z of FIG.

제5도는 본 발명에 따른 적층형 캐피시터셀의 제조공정도.5 is a manufacturing process diagram of the stacked capacitor cell according to the present invention.

본 발명은 반도체메모리소자에 관한 것으로, 특히 적층형(atscked) 캐패시터를 가지는 디램메모리셀의 구조 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a structure of a DRAM memory cell having an atscked capacitor and a manufacturing method thereof.

반도체메모리장치는 고집적 및 대용량화의 필요성이 가중됨에 따라, 장치에서 차지하는 메모리셀등의 면적을 최소한으로 축소시키면서 기억용량을 최대로 하는 것이 기술진보의 관건으로 되어 있다.As the necessity of high integration and large capacity increases in semiconductor memory devices, it is a key to technological progress to maximize the storage capacity while minimizing the area of memory cells and the like occupied by the device.

특히 하나의 트랜지스터와 하나의 캐패시터로 구성된 디램셀에 있어서는 4메가 및 16메가, 또는 그 이상의 용량을 가지는 구조에 적용하기 위하여 다양한 캐패시터의 구조가 제안되고 있는데, 대표적으로 개발된 구조는 기판에 V 또는 U형의 트렌치(trench)를 형성하여 트랜치의 벽면을 캐패시터면적으로 한 구조와 기판의 상부에서 신장하는 적층형의 구조이다.In particular, in a DRAM cell composed of one transistor and one capacitor, various capacitor structures have been proposed to be applied to structures having a capacity of 4 mega and 16 mega or more. A U-shaped trench is formed to form a wall of the trench as a capacitor area and a stacked structure that extends from the top of the substrate.

상기 적층형 캐패시터(stacked capacitor)는 3차원으로 폴리실리콘을 쌓으며 캐패시터를 형성하기 때문에 상기 트렌치캐패시터와 함께 대용량을 실현할 수 있는 장점이 있으나 식각상의 제한성으로 인하여 용량의 증가가 어려운 단점이 있었다.The stacked capacitor has the advantage of realizing a large capacity with the trench capacitor because polysilicon is stacked in three dimensions to form a capacitor, but the capacity of the stacked capacitor is difficult to increase due to limitations in etching.

제1도는 종래의 디램셀어레이의 레이아웃(layout)을 보여주는 평면구조도이며, 제2도는 상기 제1도의 절단선 a-b를 따라 취한 단면구조도이다. 제1도를 참조하면, 워드라인(2)(3)과 비트라인(9)이 교차하는 부분에서 캐패시터의 스토리지전극(6)과 그 상부의 플레이트전극(8)이 형성되어 있고, 상기 스토리지전극(6)과 활성영역의 소오스영역을 연결하는 개구(4)와 비트라인접촉을 위한 개구(5)가 형성되어 있다. 그리고 제2도에 도시된 바와 같이, 종래의 적층형 디램셀의 단면구조는 두개의 워드라인전극(2)(3)의 상부사이를 덮으며 트랜지스터의 소오스와 접촉된 스토리지전극층(6)과, 상기 스토리지전극층(6)의 상면을 덮으며 소자 분리산화막의 상부까지 신장하는 유전막(7)과 플래이트전극층(8)과, 트랜지스터의 드레인과 접촉되어 상기 플레이트전극층(8)의 상부에서 신장하는 비트라인층(9)이 형성되어 있고, 상기 플레이트전극층(8)과 비트라인층(9)과 금속전극(11)을 격리시키는 층간절연막(10)(11)과, 상기 금속전극(11)의 상부를 도포하는 소자보호막(12)이 형성된 구조를 하고 있다.FIG. 1 is a plan view showing the layout of a conventional DRAM cell array, and FIG. 2 is a cross-sectional view taken along the cutting line a-b of FIG. Referring to FIG. 1, a storage electrode 6 of a capacitor and a plate electrode 8 thereon are formed at a portion where word lines 2, 3 and bit lines 9 intersect each other. An opening 4 connecting the source region 6 of the active region and an opening 5 for bit line contact is formed. As shown in FIG. 2, the cross-sectional structure of a conventional stacked DRAM cell includes a storage electrode layer 6 covering the top of two word line electrodes 2 and 3 and contacting a source of a transistor. The dielectric layer 7 and the plate electrode layer 8 covering the upper surface of the storage electrode layer 6 and extending to the upper portion of the device isolation oxide layer, and the bit line layer extending from the plate electrode layer 8 in contact with the drain of the transistor. (9) is formed, and an interlayer insulating film (10) (11) for separating the plate electrode layer (8), the bit line layer (9) and the metal electrode (11), and an upper portion of the metal electrode (11) are coated. The device protective film 12 is formed.

상기 제1도 및 제2도에 도시된 바와 같은 종래의 디램셀에 있어서는 비트라인(9)이 캐패시터의 플레이트전극(8)이 형성된 다음에 형성되어야 하므로, 플레이트전극(8)의 패턴크기는 비트라인(9)이 트랜지스터의 드레인과 접촉되어야 할 부분(5)과 정렬 노광 여유를 제외한 나머지 부분에서만 확장이 가능하다. 그래서 캐패시터의 용량은 식각패턴의 제한 때문에 더 이상 증가하는데 한계가 있다.In the conventional DRAM cell as shown in FIGS. 1 and 2, since the bit line 9 must be formed after the plate electrode 8 of the capacitor is formed, the pattern size of the plate electrode 8 is a bit. It is possible to expand only in the part 5 where the line 9 is to be in contact with the drain of the transistor and in the remaining parts except the alignment exposure margin. Therefore, the capacity of the capacitor is limited to increase further due to the limitation of the etching pattern.

따라서 본 발명의 제 1 목적은 대용량의 메모리장치에 적합한 캐패시터를 가지는 반도체장치를 제공함에 있다.Accordingly, a first object of the present invention is to provide a semiconductor device having a capacitor suitable for a large capacity memory device.

본 발명의 제 2 목적은 디램셀에 있어서 셀의 크기를 증가시키지 않고 큰 면적의 적층형 캐패시터를 가지는 디램셀을 제공함에 있다.A second object of the present invention is to provide a DRAM cell having a large area stacked capacitor without increasing the size of the cell in the DRAM cell.

본 발명의 제 3 목적은 반도체장치의 제조방법에 있어서 식각패턴의 영향을 받지않고 대용량의 캐패시터를 실현할 수 있는 방법을 제공함에 있다.It is a third object of the present invention to provide a method for realizing a large capacity capacitor without being affected by an etching pattern in a method of manufacturing a semiconductor device.

본 발명의 제 4 목적은 디램셀의 적층형 캐패시터 제조방법에 있어서, 비트라인의 상부에 캐패시터를 형성하는 방법을 제공함에 있다. 상기 본 발명은 제1 및 제 2 목적을 달성하기 위하여, 본 발명의 반도체기판의 소정영역에 형성된 소자분리산화막과, 소오스 및 드레인영역과, 워드라인전극과, 워드라인전극을 덮는 절연막을 구비하는 디램셀에 있어서, 상기 소오스영역과 접촉되고 상기 소자분리산화막의 상부를 덮는 브리지전극층과, 상기 드레인영역과 접촉되고 상기 브리지전극의 상부에서 기판면과 평행하게 신장하는 비트라인층과, 상기 브리지전극층과 연결되고 최소한 상기 비트라인층의 상부에서 신장하는 제 1 폴리실리콘층과, 상기 제 1폴리실리콘층의 상면을 포함한 기판전면을 덮는 유전막과, 상기 유전막의 상면을 덮으며 최소한 상기 비트라인층의 상부에서 신장하는 제 2 폴리실리콘층과, 상기 브리지전극층 및 제 1 폴리실리콘층 및 유전막으로부터 상기 비트라인층을 격리하는 층간절연막을 구비함을 특징으로 한다.A fourth object of the present invention is to provide a method of forming a capacitor on an upper portion of a bit line in a method of manufacturing a stacked capacitor of a DRAM cell. In order to achieve the first and second objects, the present invention includes a device isolation oxide film formed in a predetermined region of a semiconductor substrate of the present invention, a source and drain region, a word line electrode, and an insulating film covering the word line electrode. A DRAM cell comprising: a bridge electrode layer in contact with the source region and covering an upper portion of the device isolation oxide film, a bit line layer in contact with the drain region and extending in parallel with a substrate surface on the bridge electrode, and the bridge electrode layer A dielectric film covering the entire surface of the substrate including a first polysilicon layer connected to and extending at least over the bit line layer, the top surface of the first polysilicon layer, and covering the top surface of the dielectric layer and at least the bit line layer. The bit line layer may be formed from a second polysilicon layer extending from an upper portion, the bridge electrode layer, the first polysilicon layer, and a dielectric film. An insulating interlayer film is provided.

상기 본 발명의 제 3 목적을 달성하기 위하여, 본 발명에 따른 반도체장치의 제조방법에 있어서는 비트라인의 상부에서 스토리지전극의 패턴이 형성되고 플레이트전극이 기판상부의 전면에 걸쳐 형성됨을 특징으로 한다.In order to achieve the third object of the present invention, the semiconductor device manufacturing method according to the present invention is characterized in that the pattern of the storage electrode is formed on the upper part of the bit line and the plate electrode is formed over the entire surface of the substrate.

상기 본 발명의 제 4 목적을 달성하기 위하여, 본 발명에 따른 캐패시터의 제조방법에 있어서는 비트라인의 상부에서 캐패시터의 스토리지전극과 플레이트전극을 형성하고, 상기 비트라인의 하부에 상기 스토리지전극과 트랜지스터의 소오스를 연결하는 브리지전극을 형성함을 특징으로 한다.In order to achieve the fourth object of the present invention, in the method of manufacturing a capacitor according to the present invention, the storage electrode and the plate electrode of the capacitor are formed on the upper part of the bit line, and the storage electrode and the transistor of the lower part of the bit line. It is characterized in that to form a bridge electrode connecting the source.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제3도는 본 발명에 따른 디램셀의 래이아웃을 보여주는 평면도이며, 제4도는 상기 제3도의 절단선 x-y-z에 의한 디램셀의 단면구조도이다. 제3도와 제4도에서 동일부분에 대해서는 동일부호를 사용하였다.3 is a plan view showing the layout of the DRAM cell according to the present invention, and FIG. 4 is a cross-sectional structure diagram of the DRAM cell by the cutting line x-y-z of FIG. 3. In FIG. 3 and FIG. 4, the same reference numerals are used for the same parts.

먼저 제4도의 단면구조도를 참조하면, 본 발명에 따른 디램셀의 구조는, 소자분리산화막(11)과 소오스 및 드레인영역(12)(13)과 워드라인전극(14)(15)(16)과 이를 덮는 절연막(17)이 형성된 반도체기판상에서, 상기 소오스영역(12)과 접촉되고 상기 소자분리산화막(11)의 상부를 덮는 브리지전극층(18)과, 상기 드레인영역과 접촉되고 상기 브리지전극층(18)의 상부에서 기판면과 평행하게 신장하는 비트라인층(21)과, 상기 브리지전극층(18)과 연결되고 최소한 상기 비트라인층(21)의 상부에서 신장하는 제 1 폴리실리콘층(24)과, 상기 제 1 폴리실리콘층(24)의 상면을 포함한 기판전면을 덮는 유전막(25)과, 상기 유전막(25)의 상면을 덮으며 최소한 상기 비트라인층(21)의 상부에서 신장하는 제 2 풀리실리콘층(26)과, 상기 브리지전극층(18) 및 제 1 폴리실리콘층(24) 및 유전막(25)으로부터 상기 비트라인층(21)을 격리하는 제1 및 제 2 층간절연막(20)(22)과, 상기 제 2 폴리실리콘층(26)의 상부의 제 3 층간절연막(27)과, 금속전극(28) 및 소자 보호막(29)으로 이루어진다.First, referring to the cross-sectional structure diagram of FIG. 4, the structure of the DRAM cell according to the present invention includes the device isolation oxide film 11, the source and drain regions 12, 13, and the word line electrodes 14, 15, and 16. And a bridge electrode layer 18 in contact with the source region 12 and covering an upper portion of the device isolation oxide film 11, and in contact with the drain region on the semiconductor substrate on which the insulating layer 17 is formed. A bit line layer 21 extending parallel to the substrate surface on top of the substrate 18 and a first polysilicon layer 24 connected to the bridge electrode layer 18 and extending at least on the bit line layer 21. And a second dielectric layer 25 covering the front surface of the substrate including the top surface of the first polysilicon layer 24 and a second layer covering the top surface of the dielectric layer 25 and extending at least over the bit line layer 21. A pulley silicon layer 26, the bridge electrode layer 18 and the first polysilicon layer 24, and a dielectric First and second interlayer insulating films 20 and 22 which isolate the bit line layer 21 from 25, and a third interlayer insulating film 27 on the second polysilicon layer 26; The metal electrode 28 and the element protection film 29 are formed.

상기 제 1 폴리실리콘층(24)은 캐패시터의 스토리지전극이 되고, 제 2 폴리실리콘층(26)은 플레이트전극이 된다.The first polysilicon layer 24 becomes a storage electrode of the capacitor, and the second polysilicon layer 26 becomes a plate electrode.

그래서 제3도에 도시된 바와 같이,본 발명에 따른 디램셀어레이를 평면상에서 보면, 비트라인층(21)과 워드라인층(14)(15)(16)이 서로 직각으로 교차하며, 비트라인층(21)의 하부에 위치한 트랜지스터의 활성영역(30)내에 형성된 브리지전극층(18) 및 소오스영역(12)간의 제 1 접촉개구(52)와, 비트라인층(21) 및 드레인영역(13)간의 제 2 접촉개구(54)가 나타나 있다. 상기 제 1 촉개구(52)를 통해 소오스영역(12)과 연결된 브리지전극층(18)은 비트라인층(21)의 상부에 형성된 스토리지전극(24) 하부의 제 3 접촉개구(56)에 연결되어 있다.Thus, as shown in FIG. 3, when the DRAM cell array according to the present invention is viewed in plan view, the bit line layer 21 and the word line layers 14, 15, and 16 cross each other at right angles to each other. The first contact opening 52 between the bridge electrode layer 18 and the source region 12 formed in the active region 30 of the transistor under the layer 21, the bit line layer 21 and the drain region 13. The second contact opening 54 of the liver is shown. The bridge electrode layer 18 connected to the source region 12 through the first contact opening 52 is connected to the third contact opening 56 under the storage electrode 24 formed on the bit line layer 21. have.

즉 상기 브리지전극층(18)은 비트라인층(21)을 접촉시키는 제 2 접촉개구(54)로 인한 패턴제한을 피하기위하여, 비트라인층(21)의 상부에 형성된 스토리지전극(24)과 트랜지스터의 소오스영역(12)을 연결하기 위한 수단임을 알 수 있다.That is, the bridge electrode layer 18 is formed of the storage electrode 24 and the transistor formed on the bit line layer 21 so as to avoid the pattern limitation due to the second contact opening 54 contacting the bit line layer 21. It can be seen that the means for connecting the source region (12).

또한 상기 브리지전극층(18)은 어레이상의 소정축을 중심으로 서로 대칭적으로 반복배열되어 다수개의 셀이 배열되는 어레이상에서 용이하게 배치될 수 있고, 상기 제 3 접촉개구(56)의 위치는 스토리지전극(24)의 확장에 따라 이동할 수 있음은 본 발명의 기술분야에서 통상의 지식을 가진 자는 쉽게 이해할 수 있을 것이다. 그리고 캐패시터의 플레이트전극(26)은 셀어레이의 상부전면을 차지하고 있어, 종래구조에 비해 월등한 용량증가가 가능하다. 그러면, 제5a-e도를 참조하여 본 발명에 따른 적층형 캐패시터를 제조하는 방법을 설명한다.In addition, the bridge electrode layer 18 may be easily arranged on an array in which a plurality of cells are arranged by being symmetrically arranged repeatedly with respect to a predetermined axis on the array, and the position of the third contact opening 56 may be a storage electrode ( As can be moved according to the extension of 24) it will be readily understood by those skilled in the art. In addition, the plate electrode 26 of the capacitor occupies the upper front surface of the cell array, which is capable of an excellent capacity increase compared to the conventional structure. Next, a method of manufacturing a stacked capacitor according to the present invention will be described with reference to FIGS. 5A-E.

먼저 제5a도에서, 소자분리산화막(11)과 모오스트랜지스터의 소오스 및 드레인영역(12)(13)과 워드라인전극(14)(15)(16) 및 기판전면을 덮는 절연막(17)이 형성된 반도체기판(10)상에 제 1 포토마스크패턴(51)을 형성한 다음, 상기 트랜지스터의 소오스영역(12)의 표면을 노출시키는 제 1 접촉개구(52)를 형성한 후, 상기 제 1 포토마스크패턴(51)을 제거한다. 상기 제 1 접촉개구(52)는 디램셀에서 트랜지스터와 캐패시터를 연결하기 위한 수단이 된다.First, in FIG. 5A, the device isolation oxide film 11, the source and drain regions 12 and 13 of the MOS transistor, the word line electrodes 14 and 15 and the insulating film 17 covering the front surface of the substrate are formed. After the first photomask pattern 51 is formed on the semiconductor substrate 10, the first contact opening 52 exposing the surface of the source region 12 of the transistor is formed, and then the first photomask is formed. The pattern 51 is removed. The first contact opening 52 is a means for connecting a transistor and a capacitor in the DRAM cell.

그 다음 제5b도에서, 기판 전면에 500-2000Å의 두께의 폴리실리콘 또는 폴리실리콘 및 고융점금속으로 된 복합층(W, Ti, Mo 등)을 침적시킨 후, 상기 소오스영역(12)과 소자분리산화막(11)의 상부를 제외한 나머지 영역에 있는 상기 폴리실리콘 또는 복합물질을 식각하여 트랜지스터의 소오스영역(12)과 접촉하는 브리지전극층(18)을 형성한 다음, 상기 브리지전극층(18)의 표면을 열산화하여 폴리실리콘산화막(19)을 형성하거나 산화막을 도포한다.Next, in FIG. 5B, after depositing a composite layer (W, Ti, Mo, etc.) of polysilicon or polysilicon and a high melting point metal having a thickness of 500 to 2000 microns on the entire surface of the substrate, the source region 12 and the device are deposited. Etching the polysilicon or the composite material in the remaining regions other than the upper portion of the separation oxide film 11 to form a bridge electrode layer 18 in contact with the source region 12 of the transistor, and then the surface of the bridge electrode layer 18 Is thermally oxidized to form a polysilicon oxide film 19 or an oxide film is applied.

그 다음 제5c도에 도시된 바와 같이, 기판전면에 제 1 층간절연막(20)을 도포하고, 제 2 포토마스크패턴(53)에 의하여 트랜지스터의 드레인영역(13)의 상면에 있는 상기 제 1 층간절연막(20)과 절연막(17)을 식각하여 제 2 접촉개구(54)를 형성한 다음, 상기 제 2 포토마스크패턴(53)을 제거한다. 상기 제 2 접촉개구(54)는 디램에서의 비트라인과 셀트랜지스터를 연결하는 수단이 된다.Next, as shown in FIG. 5C, a first interlayer insulating film 20 is coated on the entire surface of the substrate, and the first interlayer is formed on the upper surface of the drain region 13 of the transistor by the second photomask pattern 53. The insulating layer 20 and the insulating layer 17 are etched to form a second contact opening 54, and then the second photomask pattern 53 is removed. The second contact opening 54 is a means for connecting the bit line and the cell transistor in the DRAM.

그 후, 제5d도에 나타난 바와 같이, 기판전면에 폴리실리콘과 고융점금속(W, Ti,Mo 등)으로 구되는 물질을 도포한 다음 소정의 패턴화 공정을 행하여 드레인영역(13)과 상기 제 2 접촉개구(54)를 통하여 접촉된 비트라인층(21)을 형성하고, 기판전면에 제 2 층간절연막(22)을 도포한다. 그리고, 상기 제 2 층간절연막(22)상에 제 3 포토마스크패턴(55)을 형성한 다음, 상기 제 3 포토마스크패턴(55)에 의해 노출된 상기 제 2 층간절연막(22)과 그 하부에 있는 제 1 층간절연막(20) 및 폴리실리콘산화막(19)을 식각하여, 소자분리산화막(11)의 상부에 형성된 상기 브리지전극층(18)의 일부표면을 노출시키는 제 3 접촉개구(56)를 형성한 후, 상기 제 3 포토마스크패턴(55)을 제거한다.Subsequently, as shown in FIG. 5D, a material obtained from polysilicon and high melting point metals (W, Ti, Mo, etc.) is applied to the entire surface of the substrate, and then subjected to a predetermined patterning process to perform the drain region 13 and the above. The bit line layer 21 contacted through the second contact opening 54 is formed, and a second interlayer insulating film 22 is applied to the entire surface of the substrate. Then, a third photomask pattern 55 is formed on the second interlayer insulating film 22, and then, under the second interlayer insulating film 22 exposed by the third photomask pattern 55, and a lower portion thereof. The first interlayer insulating film 20 and the polysilicon oxide film 19 are etched to form a third contact opening 56 exposing a portion of the bridge electrode layer 18 formed on the device isolation oxide film 11. After that, the third photomask pattern 55 is removed.

그 다음, 제5e도에서, 기판전면에 폴리실리콘을 침적시키고 통상의 이온주입 및 포클(POCL3)침적법을 행하여 상기 폴리실리콘을 원하는 만큼 도핑시킨 다음에 소정의 패턴화공정에 의한 스토리지전극이 되는 제 1 폴리실리콘층(24)을 형성하고, 상기 제 1 폴리실리콘층(24) 상면을 포함한 기판전면에 유전막(25)을 도포하고, 상기 유전막(25)상에 제 2 폴리실리콘층(26)을 도포하고 소정의 패턴화공정에 의해 플레이트전극을 완성한다. 여기서 상기 유전막(25)을 이루는 물질은 산화막 및 질화막의 복합층 또는 산화탄탈륨(Ta2O5)등의 고유전물질을 사용할 수 있다. 이후의 공정은 통상의 소자제조기술에 의해 진행되어 제4도의 구조가 이루어진다.Next, in FIG. 5E, polysilicon is deposited on the entire surface of the substrate, the ion implantation and the POCL 3 deposition method are performed, and the polysilicon is doped as desired, and then the storage electrode is formed by a predetermined patterning process. Forming a first polysilicon layer 24, applying a dielectric film 25 to the entire surface of the substrate including the top surface of the first polysilicon layer 24, and forming a second polysilicon layer 26 on the dielectric film 25. ) Is applied and the plate electrode is completed by a predetermined patterning process. The dielectric layer 25 may be formed of a composite layer of an oxide film and a nitride film, or a high dielectric material such as tantalum oxide (Ta 2 O 5 ). Subsequent processes proceed by conventional device fabrication techniques to achieve the structure of FIG.

상기 본 발명의 제조공정에서 브리지전극층(18)과 캐패시터의 스토리지전극이 되는 제 1 폴리실리콘층(24)을 연결하기 위한 제 3 접촉개구(56)의 위치는 상기 스토리지전극의 확장에 따라 이동이 가능하기 때문에, 종래에서와 같이 식각패턴의 제한에 따른 문제가 발생하지 않음을 쉽게 이해할 수 있을 것이다.In the manufacturing process of the present invention, the position of the third contact opening 56 for connecting the bridge electrode layer 18 and the first polysilicon layer 24, which becomes the storage electrode of the capacitor, is moved according to the expansion of the storage electrode. Since it is possible, it will be easily understood that the problem caused by the limitation of the etching pattern does not occur as in the prior art.

상술한 바와 같이 본 발명은 디램셀에 있어서, 비트라인의 상부에 캐패시터를 형성하고, 캐패시터와 트랜지스터의 활성영역간의 연결을 브리지전극을 이용하여 달성함으로써, 비트라인접촉영역의 존재로 인한 패턴의 한계를 극복하는 이점이 있다.As described above, in the DRAM cell, the capacitor is formed on the upper part of the bit line, and the connection between the capacitor and the active area of the transistor is achieved by using a bridge electrode, thereby limiting the pattern due to the presence of the bit line contact area. There is an advantage to overcome.

또한 본 발명은 디램셀의 캐패시터를 비트라인의 상부에 형성할 수 있기 때문에, 셀크기의 증가없이 큰면적을 가지는 캐패시터를 제공하는 이점이 있다. 결과적으로, 본 발명은 고집적 및 대용량화의 추세에 있는 반도체장치의 신뢰성을 개선하는 효과가 있다.In addition, since the capacitor of the DRAM cell can be formed on the bit line, the present invention has an advantage of providing a capacitor having a large area without increasing the cell size. As a result, the present invention has the effect of improving the reliability of the semiconductor device in the trend of high integration and high capacity.

Claims (21)

반도체기판(10)의 소정영역에 형성된 소자 분리 산화막(11)과, 소오스 및 드레인영역(12)(13)과, 워드라인전극(14)(15)(16)과, 워드라인전극(14)(15)(16)을 덮는 절연막(17)을 구비하는 디램셀에 있어서, 상기 소오스영역(12)과 접촉되고 상기 소자분리산화막(11)의 상부를 덮는 브리지전극층(18)과, 상기 드레인영역(13)과 접촉되고 상기 브리지전극층(18)의 상부에서 기판면과 평행하게 신장하는 비트라인층(21)과, 상기 브리지전극층(18)과 연결되고 최소한 상기 비트라인층(21)의 상부에서 신장하는 제 1 폴리실리콘층(24)과, 상기 제 1 폴리실리콘층(24)의 상면을 포함한 기판전면을 덮는 유전막(25)과, 상기 유전막(25)의 상면을 덮으며 최소한 상기 비트라인층(21)의 상부에서 신장하는 제 2 폴리실리콘층(26)과, 상기 브리지전극층(18) 및 제 1 폴리실리콘층(24) 및 유전막(25)으로부터 상기 비트라인층(21)을 격리하는 층간절연막(20)(22)을 구비함을 특징으로 하는 디램셀.A device isolation oxide film 11 formed in a predetermined region of the semiconductor substrate 10, source and drain regions 12 and 13, word line electrodes 14, 15, 16, and word line electrode 14. A DRAM cell including an insulating film 17 covering (15) and (16), wherein the bridge electrode layer 18 is in contact with the source region 12 and covers the upper portion of the device isolation oxide film 11, and the drain region. A bit line layer 21 in contact with (13) and extending in parallel with the substrate surface on top of the bridge electrode layer 18, and connected to the bridge electrode layer 18 and at least on top of the bit line layer 21 A dielectric film 25 covering the entire surface of the substrate including the first polysilicon layer 24 extending, the top surface of the first polysilicon layer 24, and at least the bit line layer covering the top surface of the dielectric film 25; A second polysilicon layer 26 extending from the top of the 21, the bridge electrode layer 18, the first polysilicon layer 24, and the dielectric film 25; From di raemsel which is characterized by having the interlayer insulating film 20, 22 to isolate the bit line layer 21. 제1항에 있어서, 상기 브리지전극층(18)이 폴리실리콘, 또는 폴리실리콘 및 고융점금속물질의 복합층임을 특징으로 하는 디램셀.The DRAM cell of claim 1, wherein the bridge electrode layer (18) is a polysilicon or a composite layer of polysilicon and a high melting point metal material. 제1항에 있어서, 상기 제 1 폴리실리콘층(24)이 캐패시터의 스토리지전극이 됨을 특징으로 하는 디램셀.The DRAM cell of claim 1, wherein the first polysilicon layer (24) is a storage electrode of a capacitor. 제1항에 있어서, 상기 제 2 폴리실리콘층(26)이 캐패시터의 플레이트전극이 됨을 특징으로 하는 디렘셀.The dram cell according to claim 1, wherein said second polysilicon layer (26) becomes a plate electrode of a capacitor. 비트라인(21)과, 상기 비트라인(21)과 직각으로 교차하는 워드라인(14)(15)(16)과, 캐패시터와, 상기 비트라인(21)과 드레인과 상기 워드라인(14)(15)(16)과 연결된 게이트와 상기 캐패시터와 연결된 소오스로된 모오스트랜지스터를 구비하는 반도체메모리셀어레이에 있어서, 상기 캐패시터가 트랜지스터의 소오스와 연결된 브리지전극(18)과, 상기 브리지전극(18)상의 소정영역에 형성된 접촉개구(56)와, 상기 비트라인(21)하부의 소정영역에서 상기 접촉개구(56)를 통하여 상기 브리지전극(18)에 연결되고 최소한 상기 비트라인(21)보다 상부에서 신장하는 스토리지전극(24)과, 상기 스토리지전극(24)의 상부에 형성되어 기판전면에 걸쳐 신장하는 플레이트전극(26)으로 구성됨을 특징으로 하는 반도체 메모리셀어레이.A bit line 21, word lines 14, 15 and 16 that intersect the bit line 21 at right angles, a capacitor, the bit line 21, a drain, and the word line 14 ( 15. A semiconductor memory cell array having a gate connected to (16) and a MOS transistor comprising a source connected to the capacitor, wherein the capacitor comprises a bridge electrode (18) connected to a source of a transistor and a bridge electrode (18) on the bridge electrode (18). A contact opening 56 formed in a predetermined region, and connected to the bridge electrode 18 through the contact opening 56 in a predetermined region below the bit line 21 and extending at least above the bit line 21. And a plate electrode (26) formed over the storage electrode (24) and extending over the entire surface of the substrate. 제5항에 있어서, 상기 브리지전극(18)이 상기 모오스트랜지스터의 비활성영역으로 확장될 수 있음을 특징으로 하는 반도체메모리셀어레이.6. The semiconductor memory cell array of claim 5, wherein said bridge electrode (18) can extend into an inactive region of said MOS transistor. 제5항 또는 제6항에 있어서, 상기 접촉개구(56)가 모오스트랜지스터의 비활성영역 또는 활성영역의 상기 브리지전극(18)상에 형성됨을 특징으로 하는 반도체 메모리셀어레이.7. The semiconductor memory cell array according to claim 5 or 6, wherein said contact opening (56) is formed on said bridge electrode (18) of an inactive region or an active region of a MOS transistor. 반도체장치의 제조방법에 있어서, 소자분리산화막(11)과 소오스 및 드레인(12)(13)과 워드라인전극(14)(15)(16)이 형성된 반도체지판(10)상에 절연막(17)을 도포한 다음, 상기 소오스(12)의 상부에 있는 절연막(17)을 식각하여 상기 소오스(12)의 표면을 노출시키는 제 1 접촉개구(52)를 형성하는 제 1 공정과, 상기 제 1 접촉개구(52)에 의해 노출된 상기 소오스(12)의 표면과 상기 소자분리산화막(11)의 상부를 덮는 소정두께의 브리지전극층(18)을 형성한 다음, 상기 브리지전극층(18)의 표면에 열산화공정에 의해 폴리실리콘산화막(19)을 형성하는 제 2 공정과, 기판전면에 제 1 층간절연막(20)을 도포한 다음, 상기 드레인(13)의 상부에 있는 상기 제 1층간절연막(20)과 절연막(17)을 식각하여 상기 드레인(13)의 표면을 노출시키는 제 2 접촉개구(54)를 형성하는 제 3 공정과, 기판전면에 비트라인층(21)을 도포한 후 상기 비트라인층(21)의 소정패턴을 형성한 다음, 기판전면에 제 2 층간절연막(22)을 도포하고 상기 브리지전극층(18)의 상부의 소정부분에 있는 제 2 층간절연막(22) 및 제 1층간절연막(20)과 폴리실리콘산화막(19)을 이방성식각으로 순차적으로 식각하여 상기 브리지전극층(18)의 소정표면을 노출시키는 제 3 접촉개구(56)를 형성하는 제 4공정과, 기판전면에 제 1 폴리실리콘층(24)을 도포한 후, 상기 제 1 폴리실리콘층(24)에 도전형의 불순물을 도핑한 다음 소정의 전극패턴을 형성하는 제 5 공정과, 기판전면에 소정두께의 유전막(25)을 도포하고 상기 유전막(25)의 상면에 제 2 폴리실리콘층(26)을 형성하는 제 6공정이 연속적으로 이루어짐을 특징으로 하는 반도체장치의 제조방법.In the method of manufacturing a semiconductor device, an insulating film 17 on a semiconductor substrate 10 on which a device isolation oxide film 11, a source and drain 12, 13, and word line electrodes 14, 15, 16 are formed. A first step of forming a first contact opening 52 exposing the surface of the source 12 by etching the insulating film 17 on the source 12 after applying the A bridge electrode layer 18 having a predetermined thickness covering the surface of the source 12 exposed by the opening 52 and the upper portion of the device isolation oxide film 11 is formed, and then heat is formed on the surface of the bridge electrode layer 18. A second step of forming the polysilicon oxide film 19 by an oxidation process, and applying a first interlayer insulating film 20 to the entire surface of the substrate, and then forming the first interlayer insulating film 20 on the drain 13. And a third process of etching the insulating film 17 to form a second contact opening 54 for exposing the surface of the drain 13. After applying the bit line layer 21 on the entire surface, a predetermined pattern of the bit line layer 21 is formed, and then a second interlayer insulating film 22 is coated on the entire surface of the substrate, and the predetermined upper part of the bridge electrode layer 18 is applied. A third contact opening exposing a predetermined surface of the bridge electrode layer 18 by sequentially etching the second interlayer insulating film 22, the first interlayer insulating film 20, and the polysilicon oxide film 19 in an anisotropic etch. 56) and after applying the first polysilicon layer 24 to the front surface of the substrate, the first polysilicon layer 24 is doped with a conductive type impurity and then a predetermined electrode pattern is formed. And a sixth step of applying a dielectric film 25 having a predetermined thickness to the entire surface of the substrate and forming a second polysilicon layer 26 on the upper surface of the dielectric film 25. Method of manufacturing the device. 제8항에 있어서, 상기 제1 및 제 2 폴리실리콘층(24)(26)이 상기 비트라인층(21)의 상부에서 신장함을 특징으로 하는 반도체장치의 제조방법.9. A method according to claim 8, wherein the first and second polysilicon layers (24, 26) extend on top of the bit line layer (21). 제8항에 있어서, 상기 브리지전극층(18)이 폴리실리콘층, 또는 폴리실리콘 및 고융점금속물질의 복합층임을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 8, wherein said bridge electrode layer (18) is a polysilicon layer or a composite layer of polysilicon and a high melting point metal material. 제8항에 있어서, 상기 비트라인층(21)이 폴리실리콘과 고융점금속물질의 복합층임을 특징으로 하는 반도체장치의 제조방법.The method of claim 8, wherein the bit line layer (21) is a composite layer of polysilicon and a high melting point metal material. 제8항에 있어서, 상기 유전막(25)이 산화막, 또는 산화막 및 질화막의 복합층 또는 산화탄탈륨으로 되어 있음을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 8, wherein said dielectric film (25) is an oxide film, a composite layer of an oxide film and a nitride film, or tantalum oxide. 제8항에 있어서, 상기 제 1 폴리실리콘층(24)이 캐패시터의 스토리지전극이 됨을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 8, wherein said first polysilicon layer (24) becomes a storage electrode of a capacitor. 제8항 또는 제13항에 있어서, 상기 제 2 층간절연막(22)이 상기 비트라인층(21)과 상기 스토리지전극을 절연시킴을 특징으로 하는 반도체장치의 제조방법.The method of claim 8 or 13, wherein the second interlayer insulating film (22) insulates the bit line layer (21) from the storage electrode. 제8항에 있어서, 상기 제 2 폴리실리콘층(26)이 캐패시터의 플레이트전극이 됨을 특징으로 하는 반도체장치의 제조방법.The method of manufacturing a semiconductor device according to claim 8, wherein said second polysilicon layer (26) becomes a plate electrode of a capacitor. 제8항에 있어서, 상기 제 3 접촉개구(56)가 상기 브리지전극층(18)상의 어느 곳에서나 형성될 수 있음을 특징으로 하는 반도체장치의 제조방법.9. A method according to claim 8, wherein the third contact openings (56) can be formed anywhere on the bridge electrode layer (18). 하나의 모오스트랜지스터나 형성된 반도체기판상에 디램셀의 캐패시터를 제조하는 방법에 있어서, 상기 트랜지스터의 소오스의 표면을 노출시킨 후, 상기 소오스와 접촉하는 브리지전극층을 형성하는 공정과, 상기 트랜지스터의 드레인의 표면을 노출시킨 후, 상기 드레인과 접촉하는 비트라인층을 형성하는 공정과, 상기 브리지전극층의 소정표면을 노출시킨 후, 상기 브리지전극층과 접촉하는 제 1 폴리실리콘층을 형성하는 공정과, 상기 제 1 폴리실리콘층의 표면에 유전막을 형성하는 공정과, 상기 유전막상에 제 2 폴리실리콘층을 형성하는 공정을 구비함을 특징으로 하는 디램셀의 캐패시터제조방법.A method of manufacturing a capacitor of a DRAM cell on a MOS transistor or a formed semiconductor substrate, the method comprising: exposing a surface of a source of the transistor and forming a bridge electrode layer in contact with the source; Forming a bit line layer in contact with the drain after exposing the surface, and forming a first polysilicon layer in contact with the bridge electrode layer after exposing a predetermined surface of the bridge electrode layer; 1. A method of manufacturing a capacitor for a DRAM cell, comprising: forming a dielectric film on a surface of a polysilicon layer; and forming a second polysilicon layer on the dielectric film. 제17항에 있어서, 상기 제1 및 제 2 폴리실리콘층이 상기 비트라인층의 상부에서 신장함을 특징으로 하는 디램셀의 캐패시터제조방법.18. The method of claim 17, wherein the first and second polysilicon layers extend on top of the bit line layer. 제17항에 있어서, 상기 브리지전극층이 폴리실리콘, 또는 폴리실리콘 및 고융점금속의 복합물질로 되어 있음을 특징으로 하는 디램셀의 캐패시터제조방법.18. The method of claim 17, wherein the bridge electrode layer is made of polysilicon or a composite material of polysilicon and a high melting point metal. 제17항에 있어서, 상기 제 1 폴리실리콘층이 캐패시터의 스토리지전극이 됨을 특징으로 하는 디램셀의 캐패시터제조방법.18. The method of claim 17, wherein the first polysilicon layer serves as a storage electrode of the capacitor. 제17항에 있어서, 상기 제 2 폴리실리콘층이 캐패시터의 플레이트전극이 됨을 특징으로 하는 디램셀의 캐패시터제조방법.18. The method of claim 17, wherein the second polysilicon layer serves as a plate electrode of the capacitor.
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