KR100483204B1 - Method for manufacturing a capacitor in semiconductor device - Google Patents

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KR100483204B1 KR10-2003-0015624A KR20030015624A KR100483204B1 KR 100483204 B1 KR100483204 B1 KR 100483204B1 KR 20030015624 A KR20030015624 A KR 20030015624A KR 100483204 B1 KR100483204 B1 KR 100483204B1
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 스토리지 노드로 사용되는 폴리 실리콘의 기계적인 특성을 개선시키기 위하여 RTARapid Temperature Anneal) 공정을 상기 스토리지 노드의 외측벽에 상기 스토리지 노드의 패턴용 절연막이 그대로 존재하는 상태에서 실시함으로써 후속 열처리 공정시 열적인 스트레스에 의해 상기 스토리지 노드가 휘어지거나 부러져서 스토리지 노드 간 브릿지(bridge)가 발생하는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제시한다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and in particular, to improve the mechanical properties of polysilicon used as a storage node, an RTARapid Temperature Anneal process is performed on the outer wall of the storage node. The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of preventing bridges between storage nodes from being bent or broken by thermal stress during a subsequent heat treatment process.

Description

반도체 소자의 캐패시터 제조방법{Method for manufacturing a capacitor in semiconductor device} Method for manufacturing a capacitor in semiconductor device

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 스토리지 노드(storage node)의 높이(height)가 콘택홀(contact hole) 임계치수(Critical Dimension; CD)에 비해 매우 큰 종횡비(aspect ratio, 10 이상)를 갖는 실린더(cylinder)형 캐패시터에서 노드 간 브릿지(bridge)가 없도록 하기 위한 실린더형 캐패시터 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device. In particular, the height of a storage node is very large in terms of aspect ratio, 10 compared to a contact hole critical dimension (CD). The present invention relates to a method of manufacturing a cylindrical capacitor for avoiding a bridge between nodes in a cylindrical capacitor having the above).

반도체 소자의 집적도가 높아지면서 셀 크기는 감소되는 한편, 캐패시터의 높이는 증대되어 왔다. 0.18㎛ 테크놀로지(technology)까지는 많은 경우, 캐패시터의 면적 증대를 위해 하부전극 형성방법으로 러지드 폴리 실리콘(rugged poly silicon)(준안정 폴리 실리콘(metastable poly silicon; MPS)) 기술이 사용되어 왔다. 그러나, 이 기술은 0.15㎛ 테크놀로지 이하의 집적도를 갖는 소자에 적용시, 스토리지 노드 하단부에서 캐패시터의 유전체막 및 상부전극의 스텝 커버리지(step coverage)가 좋지 않아 누설전류(leakage) 특성이 취약해지거나, 기대 이하의 커패시턴스(capacitance) 값을 나타내는 문제를 야기시킨다. 이러한 이유로, 0.13㎛ 테크놀로지 이하의 반도체 소자에서는 러지드 폴리 실리콘 기술 대신에 캐패시터의 면적을 증대시키기 위한 새로운 방안으로 러지드 폴리 실리콘을 사용하지 않으면서 고유전체를 캐패시터의 유전체막으로 사용하는 실린더(cylinder)형 캐패시터에 대한 연구가 진행중이다. As the degree of integration of semiconductor devices increases, the cell size decreases while the height of the capacitor increases. In many cases, up to 0.18 μm technology, rugged poly silicon (metastable poly silicon (MPS)) technology has been used as a method for forming a lower electrode to increase the area of a capacitor. However, when applied to devices having an integrated density of 0.15 占 퐉 or less, the technology has poor step coverage of the dielectric film and the upper electrode of the capacitor at the lower end of the storage node, which results in weak leakage current characteristics. This results in a problem of subcapacity capacitance values. For this reason, a cylinder that uses a high dielectric material as a dielectric film of a capacitor without using a rugged polysilicon as a new way to increase the area of a capacitor instead of the rugged polysilicon technology in a semiconductor device of 0.13 탆 or less technology (cylinder) The research on) capacitor is ongoing.

일반적으로 콘택저항, 소오스 및 드레인 저항, 그 밖의 폴리 배선저항 측면에서는 반도체 소자의 제조공정시 실시되는 RTP/A(Rapid Temperature Process/Anneal; 이하, 'RTA'라 함) 공정이 가급적 제조공정의 뒷부분에 오는 것이 바람직하다. 이는, RTA 공정 이후, 500 내지 800℃의 퍼니스(furnace) 열처리공정이 많이 실시될 경우에는 활성화 저하(deactivation)가 일어나서 콘택저항 열화 등 소자의 전도성(conductivity)이 나빠지기 때문이다. 이에 따라 현재 0.13㎛ 테크놀로지에서 적용 중인 컵(cup)형 캐패시터의 제조공정시 열처리공정은 하부전극 형성후, 캐패시터 유전체막 형성 전에 RTA 공정으로 진행한다. Generally, in terms of contact resistance, source and drain resistance, and other poly wiring resistance, the RTP / A (Rapid Temperature Process / Anneal) process, which is performed in the semiconductor device manufacturing process, is preferably at the end of the manufacturing process. It is desirable to come to. This is because, after the RTA process, when a furnace heat treatment process of 500 to 800 ° C. is performed a lot, deactivation occurs, thereby deteriorating the conductivity of the device such as deterioration of contact resistance. Accordingly, the heat treatment process in the manufacturing process of the cup-type capacitor, which is currently applied in 0.13㎛ technology, proceeds to the RTA process after the formation of the lower electrode and before the formation of the capacitor dielectric film.

그러나, 이러한 컵형 캐패시터의 제조방법을 실린더형 캐패시터에 적용하는 경우, 즉 스토리지 노드 패턴용 산화막 식각공정, 스토리지 노드용 폴리 실리콘 증착공정, CMP(Chemical Mechanical Polishing) 또는 에치 백(etch back) 등을 이용한 셀 분리공정, 셀 외부의 산화막 제거공정, 추가적인 하부전극의 도핑(옵션) 및 RTA 공정 순으로 순차적으로 적용하는 경우에는 후속 열처리 전 세정 및 열처리에 의해 노드 간 브릿지가 발생된다. 한편, 이러한 셀 간 브릿지는 상기 공정순서를 따를 경우, 셀 외부 산화막 제거공정 및 도핑공정에서도 많이 발생하고 있으며, RTA 공정 후에 더욱 증대된다. However, when the manufacturing method of the cup-type capacitor is applied to the cylindrical capacitor, that is, the oxide layer etching process for the storage node pattern, the polysilicon deposition process for the storage node, CMP (Chemical Mechanical Polishing) or etch back (etch back) is used. In the case of sequentially applying a cell separation process, an oxide film removal process outside the cell, an additional lower electrode doping (optional), and an RTA process, bridges between nodes are generated by cleaning and heat treatment before subsequent heat treatment. On the other hand, if the cell-to-cell bridge is followed by the above-described process sequence, a lot of the out-of-cell oxide film removal process and the doping process are generated, and are further increased after the RTA process.

따라서, 본 발명은 상기에서 설명한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 소자의 저항특성은 가급적 열화시키지 않으면서 열적인 스트레스에 의한 스토리지 노드 간 브릿지를 방지할 수 있는 실린더형 캐패시터의 제조방법을 제공하는데 그 목적이 있다. Accordingly, the present invention has been made to solve the problems of the prior art described above, a method of manufacturing a cylindrical capacitor that can prevent the bridge between storage nodes due to thermal stress without deteriorating the resistance characteristics of the device as much as possible The purpose is to provide.

본 발명의 일측면에 따르면, 소정의 구조물층이 형성된 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 스토리지 노드 패턴용 절연막을 증착하는 단계와, 상기 스토리지 노드 패턴용 절연막을 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 전체 구조 상부의 단차를 따라 도프트 폴리 실리콘과 언도프트 폴리 실리콘이 적층된 적층 구조의 하부전극용 스토리지 노드를 형성하는 단계와, 상기 스토리지 노드의 기계적인 특성을 변화시키기 위하여 급속열처리 공정 을 실시하는 단계와, 상기 스토리지 노드 패턴용 절연막을 제거하는 단계와, 상기 스토리지 노드 상에 유전체막 및 상부전극을 순차적으로 형성하는단계를 포함하는 캐패시터 제조방법을 제공한다. According to an aspect of the present invention, there is provided a semiconductor substrate having a predetermined structure layer, depositing an insulating layer for a storage node pattern on the semiconductor substrate, and etching the insulating layer for the storage node pattern on the semiconductor substrate. Forming a storage node for a lower electrode of a stacked structure in which doped polysilicon and undoped polysilicon are stacked along a step of an upper portion of the entire structure including the contact hole; and mechanical properties of the storage node It provides a capacitor manufacturing method comprising the step of performing a rapid heat treatment process to change the step, removing the insulating layer for the storage node pattern, and sequentially forming a dielectric film and the upper electrode on the storage node. .

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 실린더형 캐패시터의 제조방법을 설명하기 위하여 도시한 단면도들이다. 도 1 내지 도 7에 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 구성요소(element)를 나타낸다. 1 to 7 are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention. The same reference numerals among the reference numerals shown in FIGS. 1 to 7 represent elements having the same function.

도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 실린더형 캐패시터의 제조방법에서는 우선 다양한 반도체 구조물층(도시하지 않음)이 형성된 반도체 기판(102)이 제공된다. 여기서, 상기 반도체 구조물층은 소오스 및 드레인 접합영역, 게이트전극, 금속배선층, 절연층 및 산화층들 중 적어도 하나가 포함된 구조층이다. Referring to FIG. 1, in the method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention, a semiconductor substrate 102 having various semiconductor structure layers (not shown) is first provided. The semiconductor structure layer may be a structure layer including at least one of a source and drain junction region, a gate electrode, a metal wiring layer, an insulating layer, and an oxide layer.

전체 구조 상부에 층간 절연막(inter layer dielectric film; 이하, '제1 층간 절연막'이 라함)(104)을 증착한다. 이때, 제1 층간 절연막(104)으로는 SOG(Spin On Glass), USG(Un-doped Silicate Glass) 및 TEOS(TetraEthylOrtho Silicate Glass)을 이용한다. 이외에 고유전율을 갖는 BPSG(Boron Phosphorus Silicate Glass) 및 PSG(Phosphorus Silicate Glass)를 이용할 수 있다. An interlayer dielectric film (hereinafter referred to as a first interlayer dielectric film) 104 is deposited on the entire structure. In this case, as the first interlayer insulating layer 104, spin on glass (SOG), un-doped silicate glass (USG), and tetraethoxy orthosilicate glass (TEOS) are used. In addition, Boron Phosphorus Silicate Glass (BPSG) and Phosphorus Silicate Glass (PSG) having a high dielectric constant may be used.

이어서, 포토리소그래피(photolithography) 공정을 이용한 마스크 공정과 식각공정, 플러그 물질(plug material) 증착, 에치백 공정 또는 CMP 공정을 실시하여 도 1에 도시된 바와 같이 스토리지 노드 플러그(storage node plug; 106)를 형성한다.Subsequently, a storage node plug 106 may be formed by performing a mask process, an etching process, a plug material deposition, an etch back process, or a CMP process using a photolithography process. To form.

도 2를 참조하면, 전체 구조 상부에 질화막을 이용한 식각 정지층(108) 및 층간 절연막(이하, '제2 층간 절연막' 이라 함)(110)을 순차적으로 증착한다. 식각 정지층(108)은 도 3에서 실시되는 콘택홀(114) 형성공정시 식각 정지층으로 기능한다. 제2 층간 절연막(110)은 스토리지 노드(도 6의 '116'참조)를 형성하기 위한 패턴으로 기능한다. Referring to FIG. 2, an etch stop layer 108 and an interlayer insulating layer (hereinafter, referred to as a “second interlayer insulating layer”) 110 using a nitride film are sequentially deposited on the entire structure. The etch stop layer 108 functions as an etch stop layer in the process of forming the contact hole 114 in FIG. 3. The second interlayer insulating layer 110 functions as a pattern for forming a storage node (see '116' in FIG. 6).

한편, 제2 층간 절연막(110)으로는 전술한 제1 층간 절연막(104)의 물질 중 어느 하나가 이용될 수 있으나, 후에 기술될 스토리지 노드 간 분리를 위해 매립용으로 증착되는 물질에 비해서는 이후 습식(wet) 제거공정에서 상대적으로 식각율이 느린 재료를 선택한다. 한편, 제2 층간 절연막(110) 대비 식각 선택 특성에 있어 포토레지스트에 비해 우수한 특성을 갖을 수 있기 때문에 보다 정확한 스토리지 노드 구조를 실현하기 위해 도 2에 도시된 바와 같이 제2 층간 절연막(110) 상에 하드 마스크(112)가 증착될 수 있다. Meanwhile, any one of the materials of the first interlayer insulating layer 104 described above may be used as the second interlayer insulating layer 110. However, the second interlayer insulating layer 110 may be used as the second interlayer insulating layer 110. In wet removal processes, materials with relatively low etch rates are selected. On the other hand, since the etching selectivity compared with the second interlayer insulating film 110 may have excellent characteristics compared to the photoresist, as shown in FIG. 2 to achieve a more accurate storage node structure, as shown in FIG. The hard mask 112 may be deposited on.

도 3을 참조하면, 전체 구조 상부에 포토레지스트(도시하지 않음)를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(도시하지 않음)을 형성한다. Referring to FIG. 3, after the photoresist (not shown) is applied over the entire structure, an exposure process and a developing process using a photo mask are sequentially performed to form a photoresist pattern (not shown).

이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용한 식각공정을 실시하여 하드 마스크(112), 제2 층간 절연막(110) 및 식각 정지층(108)을 순차적으로 식각한다. 이로써, 스토리지 노드 플러그(106)를 포함한 주변영역이 노출되도록 콘택홀(114)이 형성된다. 상기 식각공정후, 잔류하는 포토레지스트는 하드 마스크(112) 식각 후 또는 경우에 따라 식각 정지층(108) 식각 후 스트립 공정을 통해 제거된다. Subsequently, an etching process using the photoresist pattern as an etching mask is performed to sequentially etch the hard mask 112, the second interlayer insulating layer 110, and the etch stop layer 108. As a result, the contact hole 114 is formed to expose the peripheral area including the storage node plug 106. After the etching process, the remaining photoresist is removed through the strip process after etching the hard mask 112 or, optionally, after etching the etch stop layer 108.

도 4를 참조하면, 전체 구조 상부의 단차를 따라 스토리지 노드(116) 물질을 증착한다. 이때, 스토리지 노드(116)로는 폴리 실리콘을 사용하며, 폴리 실리콘은 증착시 인-시튜(in-situ)로 도핑하거나, 증착후 추가 도핑할 수 있다. 또한, 스토리지 노드(116)는 200 내지 600Å의 두께로 증착하며, 스토리지 노드(116)로 폴리 실리콘을 사용할 경우 LPCVD(Low Pressure Chemical Vapor Deposition) 공정으로 증착한다. 또한, 스토리지 노드(116)는 기계적 성능 향상을 위하여 도프트(doped) 폴리 실리콘과 언도프트(undoped) 폴리 실리콘이 적층된 적층구조로 형성할 수 있다. Referring to FIG. 4, the storage node 116 material is deposited along the steps above the entire structure. In this case, polysilicon is used as the storage node 116, and polysilicon may be doped in-situ during deposition, or further doped after deposition. In addition, the storage node 116 is deposited to a thickness of 200 to 600Å, and when the polysilicon is used as the storage node 116 is deposited by a low pressure chemical vapor deposition (LPCVD) process. In addition, the storage node 116 may be formed in a stacked structure in which doped polysilicon and undoped polysilicon are stacked to improve mechanical performance.

이어서, 스토리지 노드(116)가 증착된 콘택홀(114) 내부를 완전히 매립하도록 매립층(118)을 증착한다. 이때, 매립층(118)은 포토레지스트 또는 SOG, USG 및 TEOS와 같은 산화막이 사용된다. 여기서, 매립층(118)을 증착하는 이유는 스토리지 노드(116) 간 분리를 위한 후속 공정시, 예컨대 CMP 공정, 식각공정 및 세정공정시 스토리지 노드(116)가 부러지거나, 이물질이 콘택홀(114)의 내부로 들어가 제거되지 않는 것을 방지하기 위함이다. 일반적으로 반도체 소자가 고집적화되어감에 따라 콘택홀(114)의 내부폭은 아주 작게 정의된다. 이 때문에 이물질이 콘택홀(114)의 내부로 들어가는 경우 상기 이물질을 제거하는데 많은 어려움이 수반된다. 또한, 콘택홀(114) 내부로 유입된 이물질을 제거하지 않은 경우 소자 특성에 많은 문제가 발생하게 된다. Subsequently, the buried layer 118 is deposited so that the storage node 116 completely fills the inside of the deposited contact hole 114. In this case, the buried layer 118 is a photoresist or an oxide film such as SOG, USG and TEOS. Here, the reason for depositing the buried layer 118 may be that the storage node 116 is broken during a subsequent process for separation between the storage nodes 116, for example, a CMP process, an etching process, and a cleaning process, or a foreign material may contact the contact hole 114. This is to prevent it from getting inside of the machine. In general, as the semiconductor device is highly integrated, the inner width of the contact hole 114 is defined to be very small. For this reason, when foreign matter enters the inside of the contact hole 114, many difficulties are involved in removing the foreign matter. In addition, when the foreign matter introduced into the contact hole 114 is not removed, many problems occur in device characteristics.

도 5를 참조하면, 전체 구조 상부에 대해 CMP(Chemical Mechanical Polishing), 또는 식각 마스크없이(no mask) 에치백(etch back) 및 블랭켓(blanket) 공정을 실시하여 전체 구조 상부를 평탄화한다. Referring to FIG. 5, the upper portion of the entire structure is planarized by performing chemical mechanical polishing (CMP) or no mask etch back and blanket processes.

이어서, 습식 식각공정을 실시하여 콘택홀(114) 내에 매립된 매립층(118)을 제거한다. 이때, 매립층(118)으로 사용되는 물질과 스토리지 노드(116) 외부 물질인 제2 층간 절연막(110)의 습식 식각 속도차를 이용해 제2 층간 절연막(110)은 거의 남아 있도록 식각 조건(recipe)을 조절한다. 예컨대, 제2 층간 절연막(110)으로 PETEOS(Plasma Enhanced TEOS), PSG 및 BPSG 등을 사용하는 경우, 매립층(118)으로는 상대적으로 희석된 HF(dilute HF)에 습식 식각속도가 느린 USG를 사용하는 것이 바람직하다. Subsequently, a wet etching process is performed to remove the buried layer 118 embedded in the contact hole 114. In this case, an etching condition is set such that the second interlayer insulating layer 110 is almost left by using the wet etching rate difference between the material used as the buried layer 118 and the second interlayer insulating layer 110 that is an external material of the storage node 116. Adjust For example, when using PETEOS (Plasma Enhanced TEOS), PSG, and BPSG as the second interlayer insulating layer 110, the buried layer 118 uses USG having a slow wet etch rate in dilute HF (dilute HF). It is desirable to.

도 6을 참조하면, 제2 층간 절연막(110)을 제거하지 않은 상태에서 스토리지 노드(116)에 대하여 열처리공정을 실시한다. 이때, 열처리공정은 N2 분위기, 또는 N2 대비 1 내지 10%의 O2 분위기에서 800 내지 1100℃의 온도범위로 3 내지 5분 정도로 실시하거나, 750 내지 1100℃의 퍼니스에서 2시간 이내로 실시하는 것이 바람직하다. 상기 열처리 공정을 실시하는 이유는, 스토리지 노드(116)의 기계적 특성을 변화시켜 후속 공정에 의해 인접한 스토리지 노드(116) 간의 브릿지를 방지하기 위함이다. 즉, 후속 세정공정 및 도핑공정 등의 열처리 공정에 의해 스토리지 노드(116)가 쉽게 휘어 인접한 스토리지 노드(116)가 서로 단락되는 것을 방지하기 위함이다. 한편, 콘택저항 등의 저항특성 향상을 위해 기존에 스토리지 노드 형성 및 도핑공정 후 RTA 공정이 실시되었으나, 상기의 목적을 동시에 이루기 위하여 제2 층간 절연막(110)을 제거하는 것 이전으로 옮겨올 수 있다. 이 경우, 콘택저항특성은 가급적 유지하면서, 브릿지도 강한 특성을 갖도록 할 수 있기 때문에 본 발명에서는 RTA 열처리가 선호된다. Referring to FIG. 6, the storage node 116 is heat treated without removing the second interlayer insulating layer 110. At this time, the heat treatment process is carried out in N 2 atmosphere, or 1 to 10% O 2 atmosphere compared to N 2 in the temperature range of 800 to 1100 ℃ for about 3 to 5 minutes, or in a furnace at 750 to 1100 ℃ within 2 hours It is preferable. The reason for performing the heat treatment process is to change the mechanical characteristics of the storage node 116 to prevent the bridge between adjacent storage nodes 116 by a subsequent process. That is, the storage node 116 is easily bent by a heat treatment process such as a subsequent cleaning process and a doping process to prevent adjacent storage nodes 116 from being shorted to each other. On the other hand, the RTA process has been performed after the storage node formation and the doping process to improve the resistance characteristics such as contact resistance, but can be moved to remove the second interlayer insulating film 110 to achieve the above object at the same time. . In this case, the RTA heat treatment is preferred in the present invention because the bridge can also have strong characteristics while maintaining the contact resistance characteristics as much as possible.

한편, 상기에서 설명한 바와 같이 본 발명의 바람직한 실시예에서는 RTA 공정을 스토리지 노드(116)의 외측벽에 제2 층간 절연막(110)이 존재하는 상태에서 실시한다. 이로써, 비교적 열적인 스트레스가 큰 RTA 공정을 실시하더라도 제2 층간 절연막(110)에 의해 스토리지 노드(116)의 휘어짐이 방지된다. 또한, 열처리 공정 이외에, 브릿지를 유발시키는 주공정인 제2 층간 절연막(110) 제거후의 세정공정을 최소화할 수 있어서 실린더형 캐패시터의 제조공정 중에 발생할 수 있는 셀 간 브릿지를 제어할 수 있다. 다시 말하면, 인-시튜 폴리 실리콘을 스토리지 노드(116)로 사용하는 경우에는, 제2 층간 절연막(110)의 습식 식각공정후 바로 캐패시터의 유전체막을 증착할 수 있다. 그러나, RTA 공정을 제2 층간 절연막(110) 제거후에 실시하는 경우에는 다시 캐패시터의 유전체막을 증착하기전에 세정공정을 실시해야 한다. Meanwhile, as described above, in the preferred embodiment of the present invention, the RTA process is performed in a state in which the second interlayer insulating layer 110 is present on the outer wall of the storage node 116. As a result, the bending of the storage node 116 is prevented by the second interlayer insulating layer 110 even when the RTA process having a relatively high thermal stress is performed. In addition, in addition to the heat treatment process, the cleaning process after the removal of the second interlayer insulating film 110, which is the main process that causes the bridge, may be minimized, thereby controlling the inter-cell bridges that may occur during the manufacturing process of the cylindrical capacitor. In other words, when in-situ polysilicon is used as the storage node 116, the dielectric film of the capacitor may be deposited immediately after the wet etching process of the second interlayer insulating film 110. However, when the RTA process is performed after the removal of the second interlayer insulating film 110, the cleaning process must be performed before the dielectric film of the capacitor is deposited again.

도 7을 참조하면, 페리(peri)지역에만 제2 층간 절연막(110)이 잔류되도록 하고, 셀지역에서는 제2 층간 절연막(110)이 제거되도록 하기 위하여 마스크 공정정, 식각공정 및 스트립 공정을 실시한다. 여기서, 상기 식각공정 및 상기 스트립 공정은 습식방식으로 다수의 배쓰로 구성된 습식 스테이션(wet station)에서 실시한다. 한편, 페리지역은 상기 셀을 구동하기 위한 구동회로가 위치되는 지역을 말한다. Referring to FIG. 7, a mask process, an etching process, and a strip process are performed so that the second interlayer insulating layer 110 remains only in the peri region and the second interlayer insulating layer 110 is removed in the cell region. do. Here, the etching process and the stripping process are performed in a wet station consisting of a plurality of baths in a wet manner. On the other hand, the ferry region refers to the region where the drive circuit for driving the cell is located.

구체적으로, 전체 구조 상부(즉, 페리지역과 셀지역 포함)에 포토레지스트를 도포한 후 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 상기 페리지역과, 제2 층간 절연막(110)을 제외한 영역 즉, 코어(core)영역에 포토레지스트 패턴을 형성한다. 즉, 셀지역의 제2 층간 절연막(110)이 오픈(open)되도록 포토레지스트 패턴을 형성한다. 다음, 상기 포토레지스트 패턴을 이용한 식각공정을 실시하여 오픈되는 제2 층간 절연막(110)을 제거한다. 이때, 제2 층간 절연막(110)을 제거하기 위한 식각공정은 습식식각방식으로 실시하며, 습식용액으로는 BOE(Buffered Oxide Etchant; HF와 NH4가 혼합된 용액) 또는 HF 용액을 사용한다. 다음, 상기 포토레지스트 패턴을 제거하기 위한 스트립 공정을 실시한다. 이때, 상기 스트립 공정은 SPM(Supfuric Peroxide Mixture; H2SO4:H2O2 = 2 내지 4:1)용액을 사용한다. 또한, 상기 스트립 공정은 상기 포토레지스트 패턴을 확실히 제거하는 한편, 보다 효율적인 포로레지스트 제거 및 배쓰(bath) 관리를 위해서 SPM 용액을 둘 또는 세개의 배쓰에 제공하여 실시하거나, SPM 세정 후에 과수(H2O2) 비율을 낮춘 SPM 용액을 추가로 사용하여 실시할 수 있다. 한편, 후속공정으로, 후속 파티클(particle)을 제어하기 위하여 SC-1(Standard Cleaning-1; NH4OH/H2O2/H 2O 용액이 소정 비율로 혼합된 용액)를 사용하여 추가로 세정공정을 실시할 수 있다. 이때, SC-1를 이용한 후 HF 세정이나 BOE 세정을 더 추가함으로써 기생적으로 생긴 화학적 산화막(chemical oxide)을 제거할 수 있다.Specifically, after the photoresist is applied on the entire structure (ie, the ferry region and the cell region), the exposure process and the development process using the photo mask are sequentially performed to form the ferry region and the second interlayer insulating layer 110. A photoresist pattern is formed in the excluded region, that is, the core region. That is, the photoresist pattern is formed to open the second interlayer insulating layer 110 in the cell region. Next, the second interlayer insulating layer 110 is removed by performing an etching process using the photoresist pattern. In this case, an etching process for removing the second interlayer insulating film 110 is performed by a wet etching method, and a wet solution uses BOE (Buffered Oxide Etchant; HF and NH 4 mixed solution) or HF solution. Next, a strip process is performed to remove the photoresist pattern. In this case, the strip process uses a SPM (Supfuric Peroxide Mixture; H 2 SO 4 : H 2 O 2 = 2 to 4: 1) solution. In addition, the strip process is performed by providing to surely remove the photoresist pattern other hand, SPM solution to a more removed effectively captive resist and a bath (bath) administration in two or three of the bath, or peroxide (H 2 after the SPM cleaning It can be carried out by using an additional SPM solution having a lower O 2 ) ratio. On the other hand, in a subsequent step, in order to control the subsequent particles (particle) further by using SC-1 (Standard Cleaning-1; a solution mixed NH 4 OH / H 2 O 2 / H 2 O solution in a predetermined ratio) A washing process can be performed. In this case, by using SC-1 and further adding HF cleaning or BOE cleaning, parasitic chemical oxides may be removed.

한편, 상기 제2 층간 절연막(110) 제거 및 포토레지스트 스트립 공정, 그리고 캐패시터 유전체막 증착 전 세정공정을 습식 스테이션 장비를 멀티-배쓰(multi-bath)화하여 한 장비에서 진행할 수 있다.Meanwhile, the removal of the second interlayer insulating film 110, the photoresist strip process, and the cleaning process before depositing the capacitor dielectric film may be performed in a single device by multi-bathing the wet station equipment.

이어서, 전체 구조 상부에 캐패시터 유전체막(도시하지 않음)을 증착하기 전에 전처리공정으로 플라즈마 질화(plasma nitridation)공정을 실시할 수 있다. 이때, 상기 플라즈마 질화공정은 캐패시터 유전체막으로 Ta2O5막을 사용하는 경우 Ta2O5막에 포함된 원자와, 후속 캐패시터의 상부전극을 포함하는 원자들이 하부전극으로 침투하는 것을 방지하기 위함이다. 상기 전처리공정후 캐패시터 유전체막을 증착한다. 이때, 상기 캐패시터 유전체막으로는 Ta2O5막, BST막, Al2O3 막 ONO(Oxide/Nitride/Oxide) 등이 사용될 수 있다. 상기 캐패시터 유전체막을 증착한 후 후처리공정으로 N2O 어닐공정을 실시할 수 있다.Subsequently, a plasma nitridation process may be performed by a pretreatment process before depositing a capacitor dielectric film (not shown) over the entire structure. In this case, the plasma nitridation process is to prevent a case of using Ta 2 O 5 film as the capacitor dielectric layer are atoms having the upper electrode of the atom, and a follow-up capacitor including a Ta 2 O 5 film penetrating into the lower electrode . After the pretreatment process, a capacitor dielectric film is deposited. In this case, a Ta 2 O 5 film, a BST film, an Al 2 O 3 film ONO (Oxide / Nitride / Oxide), or the like may be used as the capacitor dielectric film. After the capacitor dielectric film is deposited, an N 2 O annealing process may be performed as a post-treatment process.

이어서, 캐패시터의 상부전극(도시하지 않음)을 형성하기 전에 전처리공정으로 열처리공정을 실시할 수 있다. 상기 열처리공정은 도핑공정 후 스토리지 노드(116)에 도핑된 이온들을 활성화시키기(activation) 위함이다. 상기 열처리공정은 RTA 공정으로 실시하되, N2 분위기, 또는 N2 대비 1 내지 10%의 O2 분위기에서 800 내지 1100℃의 온도범위로 3 내지 5분 정도 실시한다. 이 경우, 캐패시터의 열화문제를 적절히 고려하여야 한다. 상부전극으로는 폴리 실리콘 또는 금속층과 같은 도전성 물질을 사용한다.Subsequently, before the upper electrode (not shown) of the capacitor is formed, a heat treatment step may be performed by a pretreatment step. The heat treatment process is for activating the doped ions in the storage node 116 after the doping process. The heat treatment process is carried out in an RTA process, but is carried out for 3 to 5 minutes in a temperature range of 800 to 1100 ℃ in N 2 atmosphere, or O 2 atmosphere of 1 to 10% compared to N 2 . In this case, the deterioration problem of the capacitor should be properly considered. As the upper electrode, a conductive material such as polysilicon or a metal layer is used.

본 발명의 바람직한 실시예에서는 실린더형 캐패시터에 대해서만 설명하였으나, 이는 일례로서 본 발명의 기술적 사상이 이에 한정되어져선 안된다. 즉, 본 발명은 스토리지 노드의 높이가 콘택홀의 폭에 비해 몇 배 큰 구조를 갖는 캐패시터에서는 모두 적용할 수 있다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.In the preferred embodiment of the present invention, only a cylindrical capacitor has been described, but this is merely an example and the technical spirit of the present invention should not be limited thereto. That is, the present invention can be applied to all capacitors having a structure in which the height of the storage node is several times larger than the width of the contact hole. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상기에서 설명한 바와 같이, 본 발명에서는 스토리지 노드의 기계적인 특성을 변화시키기 위하여 실시되는 열처리 공정(예컨대, RTA 공정)을 상기 스토리지 노드의 외측벽에 패턴용 산화막이 그대로 존재하는 상태에서 실시함으로써 상기 열처리 공정시 열적인 스트레스가 가해질 때 상기 스토리지 노드가 휘어지는 것을 방지할 수 있다. As described above, in the present invention, a heat treatment process (eg, an RTA process) performed to change the mechanical characteristics of the storage node is performed in a state where the pattern oxide film is left on the outer wall of the storage node. The storage node can be prevented from bending when thermal stress is applied.

또한, 본 발명은 상기 열처리 공정을 상기 스토리지 노드의 외측벽에 패턴용 산화막이 그대로 존재하는 상태에서 실시함으로써 상기 열처리 공정을 비교적 고온에서 충분히 실시하는 것이 가능하다. 이에 따라, 후속 열처리 공정을 최소화하여 저항 특성의 열화를 최소화할 수 있다. In addition, the present invention can be sufficiently performed at a relatively high temperature by performing the heat treatment step in a state where the pattern oxide film is still present on the outer wall of the storage node. Accordingly, it is possible to minimize the deterioration of the resistance characteristics by minimizing the subsequent heat treatment process.

궁극적으로, 본 발명은 실린더형 캐패시터 구조에서 소자의 저항특성은 가급적 유지하면서 열적인 스트레스에 의한 인접한 스토리지 노드 간 브릿지를 방지할 수 있다. Ultimately, the present invention can prevent bridges between adjacent storage nodes due to thermal stress while maintaining the resistance characteristics of the device in the cylindrical capacitor structure.

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도 1 내지 도 7은 본 발명의 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 설명하기 위하여 도시한 단면도들이다. 1 to 7 are cross-sectional views illustrating a method of manufacturing a cylindrical capacitor according to a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

102 : 반도체 기판 104 : 제1 층간 절연막102 semiconductor substrate 104 first interlayer insulating film

106 : 스토리지 노드 플러그 108 : 식각 정지층106: storage node plug 108: etch stop layer

110 : 제2 층간 절연막 112 : 하드 마스크110: second interlayer insulating film 112: hard mask

114 : 콘택홀 116 : 스토리지 노드114: contact hole 116: storage node

118 : 매립층118: landfill layer

Claims (9)

(a) 소정의 구조물층이 형성된 반도체 기판이 제공되는 단계; (a) providing a semiconductor substrate having a predetermined structure layer formed thereon; (b) 상기 반도체 기판 상에 스토리지 노드 패턴용 절연막을 증착하는 단계; (b) depositing an insulating film for a storage node pattern on the semiconductor substrate; (c) 상기 스토리지 노드 패턴용 절연막을 식각하여 콘택홀을 형성하는 단계; (c) forming a contact hole by etching the insulating layer for the storage node pattern; (d) 상기 콘택홀을 포함한 전체 구조 상부의 단차를 따라 도프트 폴리 실리콘과 언도프트 폴리 실리콘이 적층된 적층 구조의 하부전극용 스토리지 노드를 형성하는 단계;(d) forming a storage node for a lower electrode having a stacked structure in which doped polysilicon and undoped polysilicon are stacked along a step of an upper portion of the entire structure including the contact hole; (e) 상기 스토리지 노드의 기계적인 특성을 변화시키기 위하여 급속열처리 공정을 실시하는 단계;(e) performing a rapid heat treatment process to change the mechanical characteristics of the storage node; (f) 상기 스토리지 노드의 외측벽에 잔류하는 상기 스토리지 노드 패턴용 절연막을 제거하는 단계; 및 (f) removing the insulating layer for the storage node pattern remaining on the outer wall of the storage node; And (g) 상기 스토리지 노드 상에 유전체막 및 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법. (g) forming a dielectric film and an upper electrode on the storage node. 제 1 항에 있어서, The method of claim 1, 상기 급속열처리 공정은 N2 분위기, 또는 N2 대비 10% 이하의 O2 분위기에서 800 내지 1100℃의 온도범위로 3 내지 5분 정도 실시하는 것을 특징으로 하는 캐패시터 제조방법.The rapid heat treatment process is a capacitor manufacturing method characterized in that performed for about 3 to 5 minutes in a temperature range of 800 to 1100 ℃ in N 2 atmosphere, or O 2 atmosphere of less than 10% compared to N 2 . 제 1 항에 있어서, 상기 (d) 단계와 상기 (e) 단계 사이에,The method of claim 1, wherein between step (d) and step (e), 상기 콘택홀을 매립하도록 매립층을 형성하는 단계; Forming a buried layer to fill the contact hole; 전체 구조 상부를 평탄화하는 단계; 및 Planarizing the entire structure; And 상기 매립층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법.Capacitor manufacturing method further comprises the step of removing the buried layer. 제 3 항에 있어서, The method of claim 3, wherein 상기 매립층은 상기 스토리지 노드 패턴용 절연막보다 식각율이 높은 물질로 형성하는 것을 특징으로 하는 캐패시터 제조방법. The buried layer is a capacitor manufacturing method, characterized in that formed with a material having a higher etching rate than the insulating layer for the storage node pattern. 제 3 항에 있어서, The method of claim 3, wherein 상기 매립층은 상기 스토리지 노드 패턴용 절연막이 PETEOS, PSG 또는 BPSG로 형성할 경우, 포토레지스트 또는 USG로 형성하는 것을 특징으로 하는 캐패시터 제조방법.The buried layer is a capacitor manufacturing method characterized in that when the insulating layer for the storage node pattern is formed of PETEOS, PSG or BPSG, a photoresist or USG. 제 1 항에 있어서, 상기 (f) 단계와 상기 (g) 단계 사이에, The method according to claim 1, wherein between step (f) and step (g), 상기 (f) 단계에서 식각 마스크로 사용한 포토레지스 패턴을 제거하기 위한 스트립 공정 및 세정공정을 순차적으로 실시하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 제조방법. Capacitor manufacturing method further comprising the step of sequentially performing a strip process and a cleaning process for removing the photoresist pattern used as an etching mask in step (f). 제 6 항에 있어서, The method of claim 6, 상기 스트립 공정 및 상기 세정공정은 상기 스토리지 노드 패턴용 절연막을 제거하는 공정과 하나의 습식 스테이션 장비 내에서 멀티-배쓰화하여 한 번에 실시하는 것을 특징으로 하는 캐패시터 제조방법.And the stripping process and the cleaning process are performed at a time by removing the insulating layer for the storage node pattern and multi-bathing in one wet station equipment. 제 7 항에 있어서, The method of claim 7, wherein 상기 스트립 공정은 SPM 용액을 이용하여 실시하되, 상기 SPM 용액이 채워진 배쓰를 2개 또는 3개 정도 이용하여 나누어 실시하는 것을 특징으로 하는 캐패시터 제조방법. Wherein the strip process is carried out using a SPM solution, the capacitor manufacturing method characterized in that the dividing is carried out using two or three of the bath filled with the SPM solution. 삭제delete
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