KR100950752B1 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
KR100950752B1
KR100950752B1 KR1020070039016A KR20070039016A KR100950752B1 KR 100950752 B1 KR100950752 B1 KR 100950752B1 KR 1020070039016 A KR1020070039016 A KR 1020070039016A KR 20070039016 A KR20070039016 A KR 20070039016A KR 100950752 B1 KR100950752 B1 KR 100950752B1
Authority
KR
South Korea
Prior art keywords
film
storage node
node contact
semiconductor device
contact
Prior art date
Application number
KR1020070039016A
Other languages
Korean (ko)
Other versions
KR20080094500A (en
Inventor
변홍철
신원호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070039016A priority Critical patent/KR100950752B1/en
Publication of KR20080094500A publication Critical patent/KR20080094500A/en
Application granted granted Critical
Publication of KR100950752B1 publication Critical patent/KR100950752B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명에 따른 반도체 소자 및 그의 제조방법은, 제1랜딩플러그 및 제2랜딩플러그를 구비한 반도체 기판과, 상기 제1랜딩플러그와 콘택되도록 형성된 비트라인과, 상기 비트라인을 덮도록 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막 상에 형성된 식각정지막과, 상기 제2랜딩플러그와 콘택되며, 상기 식각정지막 보다 높은 높이를 갖도록 형성된 제1스토리지노드콘택과, 상기 제1스토리지노드콘택 상에 형성된 제2스토리지노드콘택과, 상기 식각정지막 위에 배치된 제1스토리지노드콘택 부분의 측면 및 제2스토리지노드콘택 측면 상에 형성된 도전막과, 상기 제2스토리지노드콘택 상에 형성된 실린더형 하부전극과 상기 실린더형 하부전극 및 도전막 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극으로 구성된 실린더형 캐패시터를 포함한다.A semiconductor device and a method of manufacturing the same according to the present invention include a semiconductor substrate having a first landing plug and a second landing plug, a bit line formed to contact the first landing plug, and a top surface of the semiconductor substrate to cover the bit line. An interlayer insulating film formed on the interlayer insulating film, an etch stop film formed on the interlayer insulating film, a first storage node contact in contact with the second landing plug, and having a height higher than that of the etch stop film, and on the first storage node contact. A second storage node contact formed on the side, a conductive film formed on a side of the first storage node contact portion disposed on the etch stop layer and a side of the second storage node contact, and a cylindrical lower portion formed on the second storage node contact. Cylindrical capacitor consisting of an electrode, a dielectric film formed on the cylindrical lower electrode and the conductive film and an upper electrode formed on the dielectric film It includes.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}Semiconductor device and its manufacturing method {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도.1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention.

도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.2A to 2L are cross-sectional views of processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 평면도.3 is a plan view showing a semiconductor device according to another embodiment of the present invention.

도 4a 내지 도 4l은 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.4A to 4L are cross-sectional views of processes for describing a method of manufacturing a semiconductor device, according to another embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 * Explanation of symbols on the main parts of the drawings

100, 200, 300, 400 : 반도체 기판 100, 200, 300, 400: semiconductor substrate

102, 202, 302, 402 : 게이트102, 202, 302, 402: gate

104, 204, 304, 404 : 제1층간절연막 104, 204, 304, 404: first interlayer insulating film

106, 206, 306, 406 : 제1랜딩플러그콘택106, 206, 306, 406: First landing plug contact

108, 208, 308, 408 : 제2랜딩플러그콘택108, 208, 308, 408: second landing plug contact

110, 210, 310, 410 : 제2층간절연막 110, 210, 310, 410: second interlayer insulating film

112, 212, 312, 412 : 식각정지막112, 212, 312, 412: etching stop film

214, 414 : 제1절연막 214 and 414: first insulating film

116, 216, 316, 416 : 절연막스페이서116, 216, 316, 416: insulating film spacer

118, 218, 318, 418 : 제1스토리지노드콘택118, 218, 318, 418: First storage node contact

220, 420 : 제2절연막220, 420: second insulating film

122, 222, 324, 424 : 제2스토리지노드콘택122, 222, 324, 424: Second storage node contact

124, 224, 322, 422 : 도전막124, 224, 322, 422: conductive film

126, 226, 326, 426 : 하부전극 126, 226, 326, 426: lower electrode

128, 228, 328, 428 : 유전막128, 228, 328, 428: dielectric film

130, 230, 330, 430 : TiN막130, 230, 330, 430: TiN film

132, 232, 332, 432 : 폴리실리콘막132, 232, 332, 432: polysilicon film

134, 234, 334, 434 : 상부전극134, 234, 334, 434: upper electrode

136, 236, 336, 436 : 캐패시터136, 236, 336, 436: capacitor

H1 : 제1콘택홀H1: 1st contact hole

H2 : 제2콘택홀H2: 2nd contact hole

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 캐패시터의 용량(Capacitance)을 확보하여 소자 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same, which can improve device characteristics by securing a capacitance of a capacitor.

반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지노드(Storage Node)와 플레이트노드(Plate Node) 사이에 유전체막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다. As the demand for semiconductor memory devices has soared, various techniques for obtaining high capacity capacitors have been proposed. Here, the capacitor is a structure in which a dielectric film is interposed between the storage node and the plate node, and the capacitance thereof is proportional to the electrode surface area and the dielectric constant of the dielectric film, and the distance between the electrodes, that is, It is inversely proportional to the thickness of the dielectric film.

따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.Therefore, in order to obtain a high capacity capacitor, it is required to use a dielectric film having a large dielectric constant, to enlarge the electrode surface area, or to reduce the distance between the electrodes. However, reducing the distance between the electrodes, that is, the thickness of the dielectric film has its limitation, and researches for forming a capacitor having a high capacity have been conducted by using a dielectric film having a high dielectric constant or increasing the electrode surface area.

여기서, 상기 전극 표면적을 증가시키기 위한 방법으로는 스토리지노드의 형태를 오목(Concave) 또는 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 스토리지노드는 오목 형태의 스토리지노드에 비해 상대적으로 매우 넓은 전극 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다. In this case, a method of increasing the surface area of the electrode is typically a method of forming the storage node into a concave or cylinder three-dimensional structure, and among these, the cylindrical storage node has a concave shape. It is advantageous to be applied to highly integrated devices because it has a relatively large electrode area compared to the storage node.

이하에서는, 종래 기술에 따른 실린더형 스토리지노드의 형성 공정을 포함한 반도체 소자의 제조방법을 간략하게 설명하도록 한다.Hereinafter, a manufacturing method of a semiconductor device including a process of forming a cylindrical storage node according to the prior art will be briefly described.

먼저, 소정의 하부 구조물이 구비된 반도체 기판 상에 상기 하부 구조물을 덮도록 층간절연막을 증착한 후, 상기 층간절연막을 식각하여 콘택홀을 형성한다. 그런 다음, 상기 콘택홀을 매립하도록 폴리실리콘막을 증착하고, 그리고 나서, 상기 폴리실리콘막을 상기 층간절연막이 노출되도록 에치백(Etch Back)하여 스토리지 노드콘택을 형성한다.First, an interlayer insulating film is deposited on a semiconductor substrate having a predetermined lower structure to cover the lower structure, and then the contact insulating layer is formed by etching the interlayer insulating film. Then, a polysilicon film is deposited to fill the contact hole, and then the polysilicon film is etched back to expose the interlayer insulating film to form a storage node contact.

계속해서, 상기 스토리지노드콘택을 포함한 층간절연막 상에 식각정지막과 몰드절연막을 차례로 증착한 다음, 상기 몰드절연막과 식각정지막을 식각하여 상기 스토리지노드콘택을 노출시키는 스토리지노드용 홀을 형성한다. 이어서, 상기 스토리지노드용 홀을 포함한 기판 전면 상에 도전막을 증착한 후, 스토리지노드 간 분리가 이루어지도록 상기 도전막을 에치백하여 실린더형 스토리지노드를 형성한다.Subsequently, an etch stop layer and a mold insulating layer are sequentially deposited on the interlayer insulating layer including the storage node contact, and then the mold insulating layer and the etch stop layer are etched to form holes for the storage node exposing the storage node contact. Subsequently, after depositing a conductive film on the entire surface of the substrate including the hole for the storage node, the conductive film is etched back to form a cylindrical storage node so as to separate the storage nodes.

다음으로, 상기 스토리지노드의 형성틀로서 작용한 몰드절연막을 제거하기 위한 딥-아웃(Dip-out) 공정을 수행하고, 그리고 나서, 상기 스토리지노드 상에 유전막과 플레이트 노드를 차례로 형성하여 캐패시터를 형성한다. 이어서, 상기 캐패시터가 형성된 기판 결과물에 대해 공지된 일련의 후속 공정들을 차례로 수행하여 반도체 소자를 완성한다.Next, a dip-out process is performed to remove the mold insulating layer serving as the storage node forming frame, and then a dielectric layer and a plate node are sequentially formed on the storage node to form a capacitor. do. Subsequently, a series of subsequent known processes are sequentially performed on the substrate product on which the capacitor is formed to complete the semiconductor device.

한편, 반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행됨에 따라, 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있으며, 이에, 소망하는 캐패시터의 용량을 확보하기 위해서는 캐패시터의 높이를 최대한 높여주어야 한다.On the other hand, with the advancement of semiconductor technology and the high speed and high integration of semiconductor devices, the demand for miniaturization of patterns and high precision of pattern dimensions is increasing. Thus, in order to secure the capacity of a desired capacitor, The height of the should be as high as possible.

그러나, 전술한 종래 기술의 경우에는 상기 캐패시터의 높이를 증가시키기 위해 스토리지노드용 홀의 높이 또한 증가시켜야 하며, 이는, 상기 스토리지노드용 홀의 형성틀로서 작용하는 몰드절연막의 두께 증가를 수반하는 바, 상기 스토리지노드용 홀의 식각 공정 및 후속으로 수행되는 금속배선용 콘택홀의 식각 공정에 어려움이 있다. However, in the above-described prior art, the height of the hole for the storage node should also be increased in order to increase the height of the capacitor, which is accompanied by an increase in the thickness of the mold insulating film serving as a frame for forming the hole for the storage node. There is a difficulty in the etching process of the hole for the storage node and the etching process of the contact hole for metal wiring which is subsequently performed.

따라서, 본 발명은 고집적 소자의 제조시 소망하는 캐패시터의 용량(Capacitance)을 확보하여 소자 특성을 효과적으로 향상시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다. Accordingly, the present invention provides a semiconductor device and a method for manufacturing the same, which can effectively improve device characteristics by securing a desired capacitance of a capacitor when manufacturing a highly integrated device.

본 발명에 따른 반도체 소자는, 제1랜딩플러그 및 제2랜딩플러그를 구비한 반도체 기판; 상기 제1랜딩플러그와 콘택되도록 형성된 비트라인; 상기 비트라인을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 상에 형성된 식각정지막; 상기 제2랜딩플러그와 콘택되며, 상기 식각정지막 보다 높은 높이를 갖도록 형성된 제1스토리지노드콘택; 상기 제1스토리지노드콘택 상에 형성된 제2스토리지노드콘택; 상기 식각정지막 위에 배치된 제1스토리지노드콘택 부분의 측면 및 제2스토리지노드콘택 측면 상에 형성된 도전막; 및 상기 제2스토리지노드콘택 상에 형성된 실린더형 하부전극과 상기 실린더형 하부전극 및 도전막 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극으로 구성된 실린더형 캐패시터;를 포함한다.A semiconductor device according to the present invention includes a semiconductor substrate having a first landing plug and a second landing plug; A bit line formed to contact the first landing plug; An interlayer insulating film formed on the semiconductor substrate to cover the bit line; An etch stop film formed on the interlayer insulating film; A first storage node contact in contact with the second landing plug and formed to have a height higher than that of the etch stop layer; A second storage node contact formed on the first storage node contact; A conductive film formed on a side of the first storage node contact portion and a side of the second storage node contact disposed on the etch stop layer; And a cylindrical capacitor including a cylindrical lower electrode formed on the second storage node contact, a dielectric film formed on the cylindrical lower electrode and a conductive film, and an upper electrode formed on the dielectric film.

상기 식각정지막은 질화막인 것을 특징으로 한다.The etch stop film is characterized in that the nitride film.

상기 제1스토리지노드콘택 측벽에 형성된 절연막 스페이서를 더 포함한다.The semiconductor device may further include an insulating layer spacer formed on sidewalls of the first storage node contact.

상기 절연막 스페이서는 질화막으로 이루어진다.The insulating film spacer is formed of a nitride film.

상기 제2스토리지노드콘택은 상기 제1스토리지노드콘택의 일부와 콘택하도록 형성된다.The second storage node contact is formed to contact a portion of the first storage node contact.

상기 도전막은 Ti/TiN막으로 이루어진다.The conductive film is made of a Ti / TiN film.

상기 하부전극은 Ti/TiN막으로 이루어진다.The lower electrode is made of a Ti / TiN film.

상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 이루어진다.The dielectric layer is composed of a triple layer of ZrO 2 / Al 2 O 3 / ZrO 2.

상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 이루어진다.The upper electrode is made of a laminated film of a TiN film and a polysilicon film.

또한, 본 발명에 따른 반도체 소자의 제조방법은, 제1랜딩플러그 및 제2랜딩플러그가 형성되고, 상기 제1랜딩플러그와 콘택되도록 비트라인이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 식각정지막과 제1절연막을 차례로 형성하는 단계; 상기 제1절연막과 식각정지막 및 층간절연막을 식각하여 제2랜딩플러그를 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 측벽 상에 절연막 스페이서를 형성하는 단계; 상기 측벽에 절연막 스페이서가 형성된 제1콘택홀 내에 제1스토리지노드콘택을 형성하는 단계; 상기 제1스토리지노드콘택및 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 제1스토리지노드콘택을 노출시키는 제2콘택홀을 형성하는 단계; 상기 제2콘택홀 내에 제2스토리지노드콘택을 형성하는 단계; 상기 제2절연막과 제1절연막을 제거하는 단계; 상기 식각정지막 위에 배치된 제1스토리지노드콘택 부분의 측면 및 제2스토리지노드콘택의 측면 상에 도전막을 형성하는 단계; 상기 제2스토리지노드콘택 상에 실린더형 하부전극을 형성하는 단계; 상기 실린더형 하부전극 및 도전막 상에 실린더형 캐패시터를 구성하도록 유전막과 상부전극을 차례로 형성하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention may include forming an interlayer insulating film on a semiconductor substrate on which a first landing plug and a second landing plug are formed and a bit line is in contact with the first landing plug; Sequentially forming an etch stop film and a first insulating film on the interlayer insulating film; Etching the first insulating layer, the etch stop layer, and the interlayer insulating layer to form a first contact hole exposing a second landing plug; Forming an insulating film spacer on sidewalls of the first contact hole; Forming a first storage node contact in a first contact hole having an insulating film spacer formed on the sidewall; Forming a second insulating layer on the first storage node contact and the first insulating layer; Etching the second insulating layer to form a second contact hole exposing a first storage node contact; Forming a second storage node contact in the second contact hole; Removing the second insulating film and the first insulating film; Forming a conductive film on a side of the first storage node contact portion and a side of the second storage node contact disposed on the etch stop layer; Forming a cylindrical lower electrode on the second storage node contact; And sequentially forming a dielectric film and an upper electrode to form a cylindrical capacitor on the cylindrical lower electrode and the conductive film.

상기 식각정지막은 질화막으로 형성한다.The etch stop layer is formed of a nitride layer.

상기 제1절연막은 PETEOS막으로 형성한다.The first insulating layer is formed of a PETEOS film.

상기 제1절연막과 식각정지막 및 층간절연막을 식각하는 단계는, 상기 제1절연막 상에 비정질카본막 및 실리콘질화막을 순차 형성하고, 상기 비정질카본막을 하드마스크로 사용하여 수행한다.The etching of the first insulating film, the etch stop film, and the interlayer insulating film is performed by sequentially forming an amorphous carbon film and a silicon nitride film on the first insulating film, and using the amorphous carbon film as a hard mask.

상기 절연막 스페이서는 질화막으로 형성한다.The insulating film spacer is formed of a nitride film.

상기 제2절연막은 PETEOS막으로 형성한다.The second insulating film is formed of a PETEOS film.

상기 제2콘택홀은 상기 제1스토리지노드콘택의 일부만을 노출시키도록 형성한다.The second contact hole is formed to expose only a portion of the first storage node contact.

상기 도전막은 Ti/TiN막으로 형성한다.The conductive film is formed of a Ti / TiN film.

상기 하부전극은 Ti/TiN막으로 형성한다.The lower electrode is formed of a Ti / TiN film.

상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 형성한다.The dielectric layer is formed of a triple layer of ZrO 2 / Al 2 O 3 / ZrO 2.

상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성한다.The upper electrode is formed of a laminated film of a TiN film and a polysilicon film.

게다가, 본 발명에 따른 반도체 소자는, 제1랜딩플러그 및 제2랜딩플러그를 구비한 반도체 기판; 상기 제1랜딩플러그와 콘택되도록 형성된 비트라인; 상기 비트라인을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 상에 형성된 식각정지막; 상기 제2랜딩플러그와 콘택되며, 상기 식각정지막 보다 높은 높이를 갖도록 형성된 제1스토리지노드콘택; 상기 제1스토리지노드콘택 상에 형성된 보울(bowl) 형상의 도전막; 상기 보울 형상의 도전막 내에 형성된 제2스토리지노드콘택; 및 상기 제2스토리지노드콘택 상에 형성된 실린더형 하부전극과 상기 실린더형 하부전극 및 도전막 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극으로 구성된 실린더형 캐패시터;를 포함한다.Furthermore, the semiconductor device according to the present invention comprises a semiconductor substrate having a first landing plug and a second landing plug; A bit line formed to contact the first landing plug; An interlayer insulating film formed on the semiconductor substrate to cover the bit line; An etch stop film formed on the interlayer insulating film; A first storage node contact in contact with the second landing plug and formed to have a height higher than that of the etch stop layer; A bowl-shaped conductive film formed on the first storage node contact; A second storage node contact formed in the bowl-shaped conductive film; And a cylindrical capacitor including a cylindrical lower electrode formed on the second storage node contact, a dielectric film formed on the cylindrical lower electrode and a conductive film, and an upper electrode formed on the dielectric film.

상기 식각정지막은 질화막인 것을 특징으로 한다.The etch stop film is characterized in that the nitride film.

상기 제1스토리지노드콘택의 측벽에 형성된 절연막 스페이서를 더 포함한다.And insulating layer spacers formed on sidewalls of the first storage node contacts.

상기 절연막 스페이서는 질화막으로 이루어진다.The insulating film spacer is formed of a nitride film.

상기 도전막은 Ti/TiN막으로 이루어진다.The conductive film is made of a Ti / TiN film.

상기 도전막은 상기 제1스토리지노드콘택의 일부와 콘택하도록 형성된다.The conductive layer is formed to contact a portion of the first storage node contact.

상기 하부전극은 Ti/TiN막으로 이루어진다.The lower electrode is made of a Ti / TiN film.

상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 이루어진다.The dielectric layer is composed of a triple layer of ZrO 2 / Al 2 O 3 / ZrO 2.

상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 이루어진다.The upper electrode is made of a laminated film of a TiN film and a polysilicon film.

아울러, 본 발명에 따른 반도체 소자의 제조방법은, 제1랜딩플러그 및 제2랜딩플러그가 형성되고, 상기 제1랜딩플러그와 콘택되도록 비트라인이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 상에 식각정지막과 제1절연막을 차례로 형성하는 단계; 상기 제1절연막과 식각정지막 및 층간절연막을 식각하여 제2랜딩플러그를 노출시키는 제1콘택홀을 형성하는 단계; 상기 제1콘택홀 측벽 상에 절연막 스페이서를 형성하는 단계; 상기 측벽에 절연막 스페이서가 형성된 제1콘택홀 내에 제1스토리지노드콘택을 형성하는 단계; 상기 제1스토리지노드콘택및 제1절연막 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 제1스토리지노드콘택을 노출시키는 보울(bowl) 형상의 제2콘택홀을 형성하는 단계; 상기 보울(bowl) 형상의 제2콘택홀 표면 상에 도전막을 형성하는 단계; 상기 보울 형상을 갖는 도전막 내에 제2스토리지노드콘택을 형성하는 단계; 상기 제2절연막과 제1절연막을 제거하는 단계; 상기 제2스토리지노드콘택 상에 실린더형 하부전극을 형 성하는 단계; 및 상기 실린더형 하부전극 및 도전막 상에 실린더형 캐패시터를 구성하도록 유전막과 상부전극을 차례로 형성하는 단계;를 포함한다.In addition, a method of manufacturing a semiconductor device according to the present invention may include forming an interlayer insulating film on a semiconductor substrate on which a first landing plug and a second landing plug are formed and a bit line is formed to contact the first landing plug; Sequentially forming an etch stop film and a first insulating film on the interlayer insulating film; Etching the first insulating layer, the etch stop layer, and the interlayer insulating layer to form a first contact hole exposing a second landing plug; Forming an insulating film spacer on sidewalls of the first contact hole; Forming a first storage node contact in a first contact hole having an insulating film spacer formed on the sidewall; Forming a second insulating layer on the first storage node contact and the first insulating layer; Etching the second insulating layer to form a bowl-shaped second contact hole exposing a first storage node contact; Forming a conductive film on a surface of the bowl-shaped second contact hole; Forming a second storage node contact in the conductive film having the bowl shape; Removing the second insulating film and the first insulating film; Forming a cylindrical lower electrode on the second storage node contact; And sequentially forming a dielectric film and an upper electrode to form a cylindrical capacitor on the cylindrical lower electrode and the conductive film.

상기 식각정지막은 질화막으로 형성한다.The etch stop layer is formed of a nitride layer.

상기 제1절연막은 PETEOS막으로 형성한다.The first insulating layer is formed of a PETEOS film.

상기 제1절연막과 식각정지막 및 층간절연막을 식각하는 단계는, 상기 제1절연막 상에 비정질카본막 및 실리콘질화막을 순차 형성하고, 상기 비정질카본막을 하드마스크로 사용하여 수행한다.The etching of the first insulating film, the etch stop film, and the interlayer insulating film is performed by sequentially forming an amorphous carbon film and a silicon nitride film on the first insulating film, and using the amorphous carbon film as a hard mask.

상기 절연막 스페이서는 질화막으로 형성한다.The insulating film spacer is formed of a nitride film.

상기 제2절연막은 PETEOS막으로 형성한다.The second insulating film is formed of a PETEOS film.

상기 제2콘택홀은 상기 제1스토리지노드콘택의 일부만을 노출시키도록 형성한다.The second contact hole is formed to expose only a portion of the first storage node contact.

상기 도전막은 Ti/TiN막으로 형성한다.The conductive film is formed of a Ti / TiN film.

상기 하부전극은 Ti/TiN막으로 형성한다.The lower electrode is formed of a Ti / TiN film.

상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 형성한다.The dielectric layer is formed of a triple layer of ZrO 2 / Al 2 O 3 / ZrO 2.

상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성한다.The upper electrode is formed of a laminated film of a TiN film and a polysilicon film.

(실시예)(Example)

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명은, 제1 및 제2스토리지노드콘택을 사용하는 실린더 타입의 캐패시터 형성시 상기 제1스토리지노드콘택을 비트라인 상부로 돌출시켜 형성하고, 또한, 상 기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽 또는 제2스토리지노드콘택의 하면 및 측벽을 감싸는 보울(Bowl) 형태의 하부전극을 형성하여 캐패시터를 형성한다.The present invention is formed by protruding the first storage node contact to the upper part of the bit line when forming a cylinder type capacitor using the first and second storage node contacts, and further, the first storage node contact and the second storage. A capacitor is formed by forming a lower electrode having a bowl shape surrounding each sidewall of the node contact or the bottom surface and the sidewall of the second storage node contact.

이렇게 하면, 돌출된 형상의 제1 및 제2스토리지노드콘택의 형성을 통해 스토리지노드콘택 의 높이를 증가시킬 수 있으며, 또한, 상기 돌출된 제1스토리지노드콘택 측벽 및 상기 제1스토리지노드콘택 상에 형성되는 제2스토리지노드콘택의 측벽 또는 상기 제2스토리지노드콘택의 하면 및 측벽을 후속 캐패시터의 하부전극으로 사용할 수 있다.In this way, the height of the storage node contact can be increased by forming the protruding first and second storage node contacts, and also on the protruding first storage node contact sidewalls and the first storage node contact. Sidewalls of the formed second storage node contacts or lower surfaces and sidewalls of the second storage node contacts may be used as lower electrodes of the subsequent capacitors.

따라서, 본 발명은 상기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽 또는 제2스토리지노드콘택의 하면 및 측벽을 감싸도록 하부전극을 형성함으로써, 그에 따른 캐패시터의 용량(Capacitance)을 종래의 그것보다 향상시킬 수 있다.Accordingly, the present invention forms a lower electrode to surround each side wall of the first storage node contact and the second storage node contact or the bottom and sidewalls of the second storage node contact, thereby reducing the capacitance of the capacitor accordingly. It can be improved than that.

자세하게, 도 1은 본 발명의 일 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.In detail, Figure 1 is a cross-sectional view showing a semiconductor device according to an embodiment of the present invention, as follows.

도시된 바와 같이, 본 발명에 따른 반도체 소자는 게이트(102)와 같은 소정의 하부구조물이 구비되고, 상기 게이트(102)들을 덮도록 제1층간절연막(104)이 형성되며, 상기 제1층간절연막(104) 사이에 제1랜딩플러그(106) 및 제2랜딩플러그(108)가 형성된 반도체 기판(100) 상에 상기 제1랜딩플러그(106)와 콘택되도록 형성된 비트라인(도시안됨)을 포함한다. As shown, the semiconductor device according to the present invention is provided with a predetermined substructure such as a gate 102, a first interlayer insulating film 104 is formed to cover the gate 102, the first interlayer insulating film And a bit line (not shown) formed to contact the first landing plug 106 on the semiconductor substrate 100 on which the first landing plug 106 and the second landing plug 108 are formed between 104. .

그리고, 상기 비트라인을 덮도록 반도체 기판(100) 상에 제2층간절연막(110) 및 식각정지막(112)이 형성되며, 상기 제2랜딩플러그(108)와 콘택되고 상기 식각정지막(112) 보다 높은 높이를 가져 돌출된 형상을 갖는 제1스토리지노드콘택(118)이 형성된다.In addition, a second interlayer insulating layer 110 and an etch stop layer 112 are formed on the semiconductor substrate 100 to cover the bit line, and are in contact with the second landing plug 108 and the etch stop layer 112. The first storage node contact 118 having a height higher than) and having a protruding shape is formed.

이때, 상기 식작정지막(112)은 질화막으로 형성하도록 하며, 상기 제1스토리지노드콘택(118)의 측벽에는 질화막과 같은 물질로 이루어진 절연막 스페이서(116)가 형성된다.In this case, the plantation stop layer 112 may be formed of a nitride layer, and an insulating layer spacer 116 formed of the same material as the nitride layer may be formed on the sidewall of the first storage node contact 118.

상기 제1스토리지노드콘택(118) 상에는 제2스토리지노드콘택(122)이 형성되며, 이때, 상기 제1스토리지노드콘택(118) 부분의 측면 및 상기 제2스토리지노드콘택(122) 측면 상에는 Ti/TiN막과 같은 물질로 이루어진 도전막(124)이 형성된다.A second storage node contact 122 is formed on the first storage node contact 118. At this time, Ti / is formed on the side of the portion of the first storage node contact 118 and the side of the second storage node contact 122. A conductive film 124 made of the same material as the TiN film is formed.

또한, 상기 제2스토리지노드콘택(122) 상에는 실린더형의 하부전극(126)이 형성되고, 상기 실린더형의 하부전극(126)의 전면에는 유전막(128)이 형성되며, 상기 유전막(128) 상에는 상부전극(134)이 형성되어, 상기 하부전극(126), 상기 도전막(124) 상의 유전막(128) 및 상부전극(134)으로 이루어진 캐패시터(136)가 형성된다.In addition, a cylindrical lower electrode 126 is formed on the second storage node contact 122, a dielectric film 128 is formed on an entire surface of the cylindrical lower electrode 126, and on the dielectric film 128. An upper electrode 134 is formed to form a capacitor 136 including the lower electrode 126, the dielectric film 128 on the conductive layer 124, and the upper electrode 134.

여기서, 상기 하부전극(126)은 Ti/TiN막으로 형성하고, 상기 유전막(128)은 ZrO2/Al2O3/ZrO2의 삼중막으로 형성하며, 상기 상부전극(134)은 TiN막(130)과 폴리실리콘막(132)의 적층막으로 형성된다.Here, the lower electrode 126 is formed of a Ti / TiN film, the dielectric film 128 is formed of a triple film of ZrO 2 / Al 2 O 3 / ZrO 2 , and the upper electrode 134 is formed of a TiN film ( 130 and a polysilicon film 132.

한편, 상기 제1스토리지노드콘택(118)과 제2스토리지노드콘택(122) 간은 서로 일부분만이 콘택되도록 형성될 수도 있다.Meanwhile, the first storage node contact 118 and the second storage node contact 122 may be formed such that only a portion of the first storage node contact 118 contacts each other.

이 경우, 상기와 같이 비트라인 상부로 상기 제1스토리지노드콘택을 돌출시켜 형성함으로써, 상기 제1스토리지노드콘택 측벽 및 상기 제2스토리지노드콘택의 측벽을 후속 캐패시터의 하부전극으로 사용할 수 있다.In this case, the first storage node contact is formed to protrude above the bit line as described above, so that the sidewalls of the first storage node contact sidewall and the second storage node contact can be used as the lower electrode of the subsequent capacitor.

따라서, 상기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽의 도전막을 형성하여 하부전극으로 사용함으로써, 그에 따른 캐패시터의 용량을 종래의 그것보다 향상시킬 수 있으며, 이를 통해, 고집적 반도체 소자의 제조시 적용 가능하다.Therefore, by forming a conductive film on each sidewall of the first storage node contact and the second storage node contact and using the lower electrode as the lower electrode, the capacitance of the capacitor can be improved compared to that of the related art. Applicable at the time of manufacture.

구체적으로, 도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.Specifically, FIGS. 2A to 2L are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 소자분리막(도시안됨)과 같은 하부구조물이 구비된 반도체 기판(200) 상에 공지된 기술을 이용하여 다수의 게이트(202)를 형성하고, 상기 게이트(202)들을 덮도록 제1층간절연막(204)이 형성한 다음, 상기 제1층간절연막(204)을 식각하여 상기 게이트(202) 사이의 영역에 각각 제1랜딩플러그(206) 및 제2랜딩플러그(208)를 형성한다. Referring to FIG. 2A, a plurality of gates 202 are formed on a semiconductor substrate 200 having a substructure such as an isolation layer (not shown) by using a known technique, and cover the gates 202. After the first interlayer dielectric layer 204 is formed, the first interlayer dielectric layer 204 is etched to form a first landing plug 206 and a second landing plug 208 in the region between the gates 202, respectively. do.

그리고 나서, 상기 제1랜딩플러그(206)과 콘택하는 비트라인(도시안됨)을 형성한 후, 상기 비트라인을 덮도록 제2층간절연막(210)을 형성한다.Then, after forming a bit line (not shown) in contact with the first landing plug 206, a second interlayer insulating film 210 is formed to cover the bit line.

도 2b를 참조하면, 상기 제2층간절연막(210) 상에 질화막과 같은 물질로 이루어진 식각정지막(212)을 형성한 후, 상기 식각정지막(212) 상에 제1절연막(214)을 형성한다. 상기 제1절연막(214)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막을 형성한다.Referring to FIG. 2B, after forming an etch stop film 212 made of the same material as the nitride film on the second interlayer insulating film 210, a first insulating film 214 is formed on the etch stop film 212. do. The first insulating layer 214 forms a Plasma Enhanced-Tetra Ethyl Ortho Silicate (PE-TEOS) layer.

도 2c를 참조하면, 제1절연막(214) 상에 제1하드마스크막(도시안됨) 및 제1반사방지막(도시안됨)을 형성한다. 이때, 상기 제1하드마스크막은 비정질카본막으로 형성하고 상기 제1반사방지막은 실리콘산화막과 같은 물질로 형성하도록 한다. 그런 다음, 제1반사방지막인 상기 실리콘질산화막 상에 제2랜딩플러그(208) 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한다.Referring to FIG. 2C, a first hard mask film (not shown) and a first antireflection film (not shown) are formed on the first insulating film 214. In this case, the first hard mask film is formed of an amorphous carbon film and the first antireflection film is formed of a material such as silicon oxide film. Then, a mask pattern (not shown) for exposing a second landing plug 208 region is formed on the silicon nitride oxide film, which is a first antireflection film.

계속해서, 상기 마스크패턴을 식각마스크로 상기 제1반사방지막 및 제1하드마스크막, 제1절연막(214)을 상기 제2랜딩플러그(208)이 노출되도록 식각하여 제1콘택홀(H1)을 형성한다. 이어서, 상기 마스크 패턴과 제1반사방지막 및 제1하드마스크막을 제거한다.Subsequently, the first contact hole H1 is etched by etching the first anti-reflection film, the first hard mask film, and the first insulating film 214 to expose the second landing plug 208 using the mask pattern as an etch mask. Form. Subsequently, the mask pattern, the first antireflection film, and the first hard mask film are removed.

도 2d를 참조하면, 상기 제1콘택홀(H1)의 표면을 포함한 기판(200) 결과물 상에 스페이서용 질화막을 형성한 다음, 그리고, 상기 스페이서용 질화막을 식각하여 상기 제1콘택홀(H1)의 측벽에 절연막 스페이서(216)을 형성한다.Referring to FIG. 2D, a nitride nitride film for a spacer is formed on a resultant of the substrate 200 including the surface of the first contact hole H1, and then the nitride nitride film for the spacer is etched to form the first contact hole H1. The insulating film spacers 216 are formed on the sidewalls of the insulating films.

도 2e를 참조하면, 상기 절연막 스페이서(216)을 포함한 반도체 기판(200) 전면 상에 상기 제1콘택홀(H1)을 매립하도록 제1스토리지노드콘택용 도전막(224)을 형성한다. Referring to FIG. 2E, the first storage node contact conductive layer 224 is formed on the entire surface of the semiconductor substrate 200 including the insulating layer spacer 216 to fill the first contact hole H1.

그런 다음, 상기 제1스토리지노드콘택용 도전막(224)을 상기 제1절연막(214)이 노출되도록 평탄화하여 제1스토리지노드콘택(218)을 형성한다.Then, the first storage node contact conductive film 224 is planarized to expose the first insulating layer 214 to form a first storage node contact 218.

도 2f를 참조하면, 제1스토리지노드콘택(218)을 포함한 제1절연막(214) 상에 제2절연막(220), 제2하드마스크막(도시안됨) 및 제2반사방지막(도시안됨)을 차례로 형성하고, 상기 제2반사방지막 상에 제1스토리지노드콘택 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한다. 상기 제2절연막(220)은 PETEOS막으로 형성하도록 한다.Referring to FIG. 2F, a second insulating film 220, a second hard mask film (not shown), and a second anti-reflection film (not shown) are formed on the first insulating film 214 including the first storage node contact 218. A mask pattern (not shown) for exposing a first storage node contact region is formed on the second anti-reflection film. The second insulating film 220 is formed of a PETEOS film.

도 2g를 참조하면, 상기 마스크 패턴을 식각마스크로 이용하여 제2반사방지막, 제2하드마스크막 및 제2절연막(220)을 상기 제1스토리지노드콘택(218)이 노출될 때까지 식각하여 제2콘택홀(H2)을 형성한 다음, 상기 마스크 패턴과 제2반사방지막 및 제2하드마스크막을 제거한다.Referring to FIG. 2G, by using the mask pattern as an etching mask, the second anti-reflection film, the second hard mask film, and the second insulating film 220 are etched until the first storage node contact 218 is exposed. After forming the second contact hole H2, the mask pattern, the second antireflection film, and the second hard mask film are removed.

도 2h를 참조하면, 상기 제2콘택홀(H2)을 매립하도록 반도체 기판(200) 결과물 상에 제2스토리지노드콘택용 도전막을 증착하고, 그리고 나서, 상기 제2스토리지노드콘택용 도전막을 상기 제2절연막(220)이 노출될 때까지 평탄화하여 제2스토리지노드콘택(222)을 형성한다.Referring to FIG. 2H, a second storage node contact conductive film is deposited on the resultant semiconductor substrate 200 to fill the second contact hole H2, and then the second storage node contact conductive film is deposited on the second contact hole H2. The second storage node contact 222 is formed by planarization until the second insulating layer 220 is exposed.

한편, 상기 제1스토리지노드콘택(218)과 제2스토리지노드콘택(222) 간은 서로 일부분만이 콘택되도록 형성할 수도 있다.The first storage node contact 218 and the second storage node contact 222 may be formed such that only a portion of the first storage node contact 218 contacts each other.

도 2i를 참조하면, 상기 제2스토리지노드콘택(222)이 형성된 기판(200) 결과물로부터 상기 제2절연막과 제1절연막을 선택적으로 제거하여 상기 식각정지막(212) 상부로 돌출된 형상을 가지며 서로 적층된 구조를 갖는 제1 및 제2스토리지노드콘택(218, 222)을 형성한다.Referring to FIG. 2I, the second insulating layer and the first insulating layer may be selectively removed from a resultant of the substrate 200 on which the second storage node contact 222 is formed to protrude upward from the etch stop layer 212. First and second storage node contacts 218 and 222 having a stacked structure are formed.

도 2j를 참조하면, 상기 제2스토리지노드콘택(222) 및 제1스토리지노드콘택(218)을 덮는 형태로 반도체 기판(200) 상에 도전막(224)을 증착한 다음, 상기 도전막(224)을 전면 식각하여 상기 제2 및 제1스토리지노드콘택(218, 222)의 측벽에만 상기 도전막(224)을 잔류시킨다.Referring to FIG. 2J, a conductive film 224 is deposited on the semiconductor substrate 200 to cover the second storage node contact 222 and the first storage node contact 218, and then the conductive film 224. ) Is entirely etched to leave the conductive layer 224 only on the sidewalls of the second and first storage node contacts 218 and 222.

도 2k를 참조하면, 상기 도전막(224)이 잔류된 기판(200) 결과물 상에 몰드절연막(도시안됨)을 증착한 후, 상기 몰드절연막 상에 제3하드마스크막(도시안됨) 및 제3반사방지막(도시안됨)을 차례로 형성한다.Referring to FIG. 2K, after depositing a mold insulating layer (not shown) on the substrate 200 having the conductive layer 224 remaining thereon, a third hard mask layer (not shown) and a third hard mask layer are formed on the mold insulating layer. An antireflection film (not shown) is formed in sequence.

여기서, 상기 몰드절연막은 PSG(Phosphours Silicate Glass)막과 PE-TEOS막의 적층막으로 형성하고, 상기 제3하드마스크막은 비정질카본막으로 형성하며, 상기 제3반사방지막은 ARC(Anti-Reflective Coating)막으로 형성한다.Here, the mold insulating film is formed of a laminated film of a PSG (Phosphours Silicate Glass) film and a PE-TEOS film, the third hard mask film is formed of an amorphous carbon film, the third anti-reflective film is ARC (Anti-Reflective Coating) Form into a film.

그런 다음, 상기 제3반사방지막 상에 스토리지노드 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴에 의해 노출된 제3반사방지막과 제3하드마스크막 및 몰드절연막을 차례로 식각하여 스토리지노드용 홀을 형성한다. 그리고 나서, 상기 마스크패턴과 제3반사방지막 및 제3하드마스크막을 제거한다.Then, after forming a mask pattern (not shown) for exposing the storage node region on the third anti-reflection film, the third anti-reflection film exposed by the mask pattern, the third hard mask film and the mold insulating film in order Etching forms a hole for the storage node. Then, the mask pattern, the third antireflection film, and the third hard mask film are removed.

계속해서, 상기 스토리지노드용 홀 표면을 포함한 반도체 기판(200) 상에 하부전극(226)을 형성하고, 상기 하부전극(226)의 형성틀로서 작용한 몰드절연막을 제거하기 위한 딥-아웃(dip-out) 공정을 수행한다. 이때, 상기 하부전극(226)은 Ti/TiN막으로 형성한다.Subsequently, a bottom electrode 226 is formed on the semiconductor substrate 200 including the hole surface for the storage node, and a dip-out for removing the mold insulating layer serving as a forming frame of the lower electrode 226 is performed. -out) Run the process. In this case, the lower electrode 226 is formed of a Ti / TiN film.

도 2l을 참조하면, 상기 하부전극(226) 상에 유전막(228) 및 상부전극(234)을 차례로 형성하여 상기 하부전극(226), 유전막(228) 및 상부전극(234)으로 이루어진 캐패시터(236)를 완성한다.Referring to FIG. 2L, a capacitor 236 including the lower electrode 226, the dielectric layer 228, and the upper electrode 234 may be sequentially formed on the lower electrode 226. To complete).

이때, 상기 유전막(228)은 ZrO2/Al2O3/ZrO2의 적층막으로 형성하도록 하며, 상기 상부전극(234)은 TiN과 폴리실리콘의 적층막으로 형성하도록 한다.In this case, the dielectric film 228 is formed of a laminated film of ZrO 2 / Al 2 O 3 / ZrO 2, and the upper electrode 234 is formed of a laminated film of TiN and polysilicon.

이 경우, 본 발명은 돌출된 형상의 제1 및 제2스토리지노드콘택의 형성을 통해 스토리지노드콘택의 높이를 증가시킬 수 있으며, 또한, 상기 돌출된 제1스토리지노드콘택 측벽 및 상기 제1스토리지노드콘택 상에 형성되는 제2스토리지노드콘택의 측벽 또는 상기 제2스토리지노드콘택의 하면 및 측벽을 후속 캐패시터의 하부전극으로 사용할 수 있다.In this case, the present invention can increase the height of the storage node contact through the formation of the protruding first and second storage node contacts, and further, the protruding first storage node contact sidewall and the first storage node. A sidewall of the second storage node contact formed on the contact or a lower surface and a sidewall of the second storage node contact may be used as a lower electrode of the subsequent capacitor.

따라서, 본 발명은 상기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽 또는 제2스토리지노드콘택의 하면 및 측벽을 감싸도록 하부전극을 형성함으로써, 그에 따른 캐패시터의 용량(Capacitance)을 종래의 그것보다 향상시킬 수 있다.Accordingly, the present invention forms a lower electrode to surround each side wall of the first storage node contact and the second storage node contact or the bottom and sidewalls of the second storage node contact, thereby reducing the capacitance of the capacitor accordingly. You can improve on that.

도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.3 is a cross-sectional view illustrating a semiconductor device in accordance with another embodiment of the present invention.

도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자는 게이트(300)와 같은 소정의 하부구조물이 구비되고, 상기 게이트(300)들을 덮도록 제1층간절연막(304)이 형성되며, 상기 제1층간절연막(304) 사이에 제1랜딩플러그(306) 및 제2랜딩플러그(308)가 형성된 반도체 기판(300) 상에 상기 제1랜딩플러그(306)와 콘택되도록 비트라인(도시안됨)이 형성된다. As shown, a semiconductor device according to another embodiment of the present invention is provided with a predetermined substructure such as a gate 300, a first interlayer insulating film 304 is formed to cover the gate 300, Bit lines (not shown) to contact the first landing plug 306 on the semiconductor substrate 300 on which the first landing plug 306 and the second landing plug 308 are formed between the first interlayer insulating layer 304. Is formed.

그리고, 상기 비트라인을 덮도록 반도체 기판(300) 상에 제2층간절연막(310) 및 식각정지막(312)이 형성되며, 상기 제2랜딩플러그(308)와 콘택되고, 상기 식각정지막(3120 보다 더 높은 높이를 가져 돌출된 형상을 갖는 제1스토리지노드콘택(318)이 형성된다.In addition, a second interlayer dielectric layer 310 and an etch stop layer 312 are formed on the semiconductor substrate 300 to cover the bit line, and are in contact with the second landing plug 308. A first storage node contact 318 is formed having a height higher than 3120 and having a protruding shape.

이때, 상기 식작정지막(312)은 질화막으로 형성하도록 하며, 상기 제1스토리지노드콘택(318)의 측벽에는 질화막과 같은 물질로 이루어진 절연막 스페이서(316)가 형성된다.In this case, the plantation stop layer 312 may be formed of a nitride layer, and an insulating layer spacer 316 formed of the same material as the nitride layer is formed on the sidewall of the first storage node contact 318.

그리고, 상기 제1스토리지노드콘택(318) 상에는 보울(Bowl) 형태를 갖고 Ti/TiN막과 같은 물질로 이루어진 도전막(322)이 형성되며, 상기 보울 형태의 도전막(322) 내에는 제2스토리지노드콘택(324)이 형성된다.A conductive film 322 having a bowl shape and made of a material such as a Ti / TiN film is formed on the first storage node contact 318, and a second conductive film 322 is formed in the bowl-type conductive film 322. The storage node contact 324 is formed.

또한, 상기 제2스토리지노드콘택(324) 상에는 실린더형의 하부전극(326)이 형성되고, 상기 실린더형의 하부전극(326) 전면에는 유전막(328)이 형성되며, 상기 유전막(328) 상에는 상부전극(334)이 형성되어, 상기 하부전극(326), 상기 도전막(322) 상의 유전막(328) 및 상부전극(334)으로 이루어진 캐패시터(336)가 형성된다.In addition, a cylindrical lower electrode 326 is formed on the second storage node contact 324, a dielectric film 328 is formed on an entire surface of the cylindrical lower electrode 326, and an upper part is formed on the dielectric film 328. An electrode 334 is formed to form a capacitor 336 including the lower electrode 326, the dielectric film 328 on the conductive layer 322, and the upper electrode 334.

여기서, 상기 하부전극(326)은 Ti/TiN막으로 형성하고, 상기 유전막(328) 및 상부전극(334)은 각각 , ZrO2/Al2O3/ZrO2의 삼중막으로 형성하며, 상기 상부전극(334)은 TiN막(330)과 폴리실리콘막(332)의 적층막으로 형성된다.Here, the lower electrode 326 is formed of a Ti / TiN film, and the dielectric film 328 and the upper electrode 334 are each formed of a triple film of ZrO 2 / Al 2 O 3 / ZrO 2 , and the upper part The electrode 334 is formed of a laminated film of the TiN film 330 and the polysilicon film 332.

한편, 상기 제1스토리지노드콘택과 제2스토리지노드콘택 간은 서로 일부분 만이 콘택되도록 형성될 수도 있다Meanwhile, the first storage node contact and the second storage node contact may be formed so that only a portion of the first storage node contact is in contact with each other.

이 경우, 본 발명은 이전 실시예에서의 그것과 마찬가지로 비트라인 상부로 제1스토리지노드콘택을 돌출시켜 형성하고, 상기 제1스토리지노드콘택 상에 상기 제1스토리지노드콘택을 노출시키는 보울(Bowl) 형태의 콘택홀을 형성하여 제2스토 리지노드콘택을 형성함으로써, 제2스토리지노드콘택의 하면 및 측벽을 후속의 캐패시터용 하부전극으로 사용할 수 있다.In this case, the present invention is formed by protruding the first storage node contact over the bit line, as in the previous embodiment, and a bowl for exposing the first storage node contact on the first storage node contact. By forming a contact hole having a shape to form a second storage node contact, the lower surface and the sidewall of the second storage node contact can be used as a subsequent lower electrode for a capacitor.

따라서, 상기와 같이 제2스토리지노드콘택의 하면 및 측벽을 감싸도록 도전막을 형성하여 하부전극으로 사용함으로써, 그에 따른 캐패시터의 용량을 종래의 그것보다 향상시킬 수 있다.Therefore, by forming a conductive film to cover the lower surface and the sidewall of the second storage node contact as the lower electrode as described above, the capacitance of the capacitor can be improved than that of the conventional one.

구체적으로, 도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.Specifically, FIGS. 4A to 4I are cross-sectional views for each process for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 4a를 참조하면, 소자분리막(도시안됨)과 같은 하부구조물이 구비된 반도체 기판(400) 상에 공지된 기술을 이용하여 다수의 게이트(402)를 형성하고, 상기 게이트(402)들을 덮도록 제1층간절연막(404)이 형성한 다음, 상기 제1층간절연막(404)을 식각하여 상기 게이트(402) 사이의 영역에 각각 제1랜딩플러그(406) 및 제2랜딩플러그(408)를 형성한다. Referring to FIG. 4A, a plurality of gates 402 may be formed on a semiconductor substrate 400 having a substructure such as an isolation layer (not shown) by using a known technique, and may cover the gates 402. After the first interlayer insulating film 404 is formed, the first interlayer insulating film 404 is etched to form a first landing plug 406 and a second landing plug 408 in the region between the gates 402, respectively. do.

그리고 나서, 상기 제1랜딩플러그(406)과 콘택하는 비트라인(도시안됨)을 형성한 후, 상기 비트라인을 덮도록 제2층간절연막(410)을 형성한다.Then, after forming a bit line (not shown) in contact with the first landing plug 406, a second interlayer insulating film 410 is formed to cover the bit line.

도 4b를 참조하면, 상기 제2층간절연막(410) 상에 질화막과 같은 물질로 이루어진 식각정지막(412)을 형성한 후, 상기 식각정지막(412) 상에 제1절연막(414)을 형성한다. 상기 제1절연막(414)은 PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate)막을 형성한다.Referring to FIG. 4B, an etch stop layer 412 formed of the same material as the nitride layer is formed on the second interlayer dielectric layer 410, and then a first insulating layer 414 is formed on the etch stop layer 412. do. The first insulating layer 414 forms a Plasma Enhanced-Tetra Ethyl Ortho Silicate (PE-TEOS) layer.

도 4c를 참조하면, 제1절연막(414) 상에 제1하드마스크막(도시안됨) 및 제1반사방지막(도시안됨)을 형성한다. 이때, 상기 제1하드마스크막은 비정질카본막으 로 형성하고 상기 제1반사방지막은 실리콘산화막과 같은 물질로 형성하도록 한다.Referring to FIG. 4C, a first hard mask layer (not shown) and a first antireflection layer (not shown) are formed on the first insulating layer 414. In this case, the first hard mask film is formed of an amorphous carbon film and the first antireflection film is formed of a material such as silicon oxide film.

그런 다음, 제1반사방지막인 상기 실리콘질산화막 상에 제2랜딩플러그(408) 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한다.Next, a mask pattern (not shown) for exposing a second landing plug 408 region is formed on the silicon nitride oxide film, which is a first antireflection film.

계속해서, 상기 마스크패턴을 식각마스크로 상기 제1반사방지막 및 제1하드마스크막, 제1절연막(414)을 상기 제2랜딩플러그(408)이 노출되도록 식각하여 제1콘택홀(H1)을 형성한다. 이어서, 상기 마스크 패턴과 제1반사방지막 및 제1하드마스크막을 제거한다.Subsequently, the first contact hole H1 is etched by etching the first anti-reflection film, the first hard mask film, and the first insulating film 414 to expose the second landing plug 408 using the mask pattern as an etch mask. Form. Subsequently, the mask pattern, the first antireflection film, and the first hard mask film are removed.

도 4d를 참조하면, 상기 제1콘택홀(H1)의 표면을 포함한 기판(400) 결과물 상에 스페이서용 질화막을 형성한 다음, 그리고, 상기 스페이서용 질화막을 식각하여 상기 제1콘택홀(H1)의 측벽에 절연막 스페이서(416)을 형성한다.Referring to FIG. 4D, a nitride nitride film for a spacer is formed on a resultant of the substrate 400 including the surface of the first contact hole H1, and then the nitride nitride film for the spacer is etched to form the first contact hole H1. An insulating film spacer 416 is formed on the sidewall of the film.

도 4e를 참조하면, 상기 절연막 스페이서(416)을 포함한 반도체 기판(400) 전면 상에 상기 제1콘택홀(H1)을 매립하도록 제1스토리지노드콘택용 도전막(422)을 형성한다. Referring to FIG. 4E, the first storage node contact conductive layer 422 is formed on the entire surface of the semiconductor substrate 400 including the insulating layer spacer 416 to fill the first contact hole H1.

그런 다음, 상기 제1스토리지노드콘택용 도전막(422)을 상기 제1절연막(414)이 노출되도록 평탄화하여 제1스토리지노드콘택(418)을 형성한다.Thereafter, the first storage node contact conductive film 422 is planarized to expose the first insulating layer 414 to form a first storage node contact 418.

도 4f를 참조하면, 제1스토리지노드콘택(418)을 포함한 제1절연막(414) 상에 제2절연막(420), 제2하드마스크막(도시안됨) 및 제2반사방지막(도시안됨)을 차례로 형성하고, 상기 제2반사방지막 상에 제1스토리지노드콘택 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한다. 상기 제2절연막(420)은 PETEOS막으로 형성하도록 한다.Referring to FIG. 4F, a second insulating film 420, a second hard mask film (not shown), and a second anti-reflection film (not shown) are formed on the first insulating film 414 including the first storage node contact 418. A mask pattern (not shown) for exposing a first storage node contact region is formed on the second anti-reflection film. The second insulating layer 420 may be formed of a PETEOS layer.

도 4g를 참조하면, 상기 마스크패턴을 식각마스크로 이용하여 제2반사방지막, 제2하드마스크막 및 제2절연막(420)을 상기 제1스토리지노드콘택(418)이 노출될때까지 식각하여 보울(Bowl) 형태의 제2콘택홀(H2)을 형성한다.Referring to FIG. 4G, by using the mask pattern as an etching mask, the second anti-reflection film, the second hard mask film, and the second insulating film 420 are etched until the first storage node contact 418 is exposed to the bowl ( A second contact hole H2 having a bowl shape is formed.

도 4h를 참조하면, 상기 마스크패턴을 제거한다음, 상기 보울 형태의 제2콘택홀(H2) 표면을 포함한 기판 상에 도전막(422)을 형성하고, 상기 도전막(422)을 상기 제2절연막(420)이 노출될때까지 CMP하여 평탄화한다. Referring to FIG. 4H, after removing the mask pattern, a conductive film 422 is formed on a substrate including the bowl-shaped second contact hole H2, and the conductive film 422 is formed on the second insulating film. CMP and planarize until 420 is exposed.

도 4i를 참조하면, 상기 도전막(422)이 형성된 제2콘택홀(H2)을 포함한 기판(400) 상에 제2스토리지노드콘택용 도전막을 증착하고, 이어서, 상기 제2스토리지노드콘택용 도전막, 제2반사방지막 및 제2하드마스크막을 상기 제2절연막(420)이 노출될때까지 평탄화하여 제2스토리지노드콘택(424)을 형성한다.Referring to FIG. 4I, a second storage node contact conductive film is deposited on the substrate 400 including the second contact hole H2 on which the conductive film 422 is formed, and then the second storage node contact conductive. The film, the second antireflection film, and the second hard mask film are planarized until the second insulating film 420 is exposed to form a second storage node contact 424.

한편, 상기 제1스토리지노드콘택(418)과 제2스토리지노드콘택(420) 간은 서로 일부분만이 콘택되도록 형성할 수도 있다.The first storage node contact 418 and the second storage node contact 420 may be formed such that only a portion of the first storage node contact 418 contacts each other.

도 4j를 참조하면, 상기 제2스토리지노드콘택(424)이 형성된 제2절연막(420)을 선택적으로 제거하고, 상기 제1스토리지 노트 콘택(418)이 형성된 제1절연막(414) 및 스페이서(416)를 상기 식각정지막(412)이 노출될때까지 식각하여 제거한다.Referring to FIG. 4J, the second insulating layer 420 on which the second storage node contact 424 is formed is selectively removed, and the first insulating layer 414 and the spacer 416 on which the first storage note contact 418 is formed. ) Is removed by etching until the etch stop layer 412 is exposed.

이때, 상기 제1절연막(414)의 제거는 상기 제1스토리지노드콘택(418)의 스페이서(416)를 제거함과 동시에 제거된다.In this case, the removal of the first insulating layer 414 is simultaneously performed while removing the spacer 416 of the first storage node contact 418.

도 4k를 참조하면, 상기 기판(400) 결과물 상에 몰드절연막(도시안됨)을 증착한 후, 상기 몰드절연막 상에 제3하드마스크막(도시안됨) 및 제3반사방지막(도시 안됨)을 차례로 형성한다.Referring to FIG. 4K, after depositing a mold insulating film (not shown) on the substrate 400, a third hard mask film (not shown) and a third anti-reflection film (not shown) are sequentially formed on the mold insulating film. Form.

여기서, 상기 몰드절연막은 PSG(Phosphours Silicate Glass)막과 PE-TEOS막의 적층막으로 형성하고, 상기 제3하드마스크막은 비정질카본막으로 형성하며, 상기 제3반사방지막은 ARC(Anti-Reflective Coating)막으로 형성한다.Here, the mold insulating film is formed of a laminated film of a PSG (Phosphours Silicate Glass) film and a PE-TEOS film, the third hard mask film is formed of an amorphous carbon film, the third anti-reflective film is ARC (Anti-Reflective Coating) Form into a film.

그런 다음, 상기 제3반사방지막 상에 스토리지노드 영역을 노출시키기 위한 마스크패턴(도시안됨)을 형성한 후, 상기 마스크패턴에 의해 노출된 제3반사방지막과 제3하드마스크막 및 몰드절연막을 차례로 식각하여 스토리지노드용 홀을 형성한다. 그리고 나서, 상기 마스크패턴과 제3반사방지막 및 제3하드마스크막을 제거한다.Then, after forming a mask pattern (not shown) for exposing the storage node region on the third anti-reflection film, the third anti-reflection film exposed by the mask pattern, the third hard mask film and the mold insulating film in order Etching forms a hole for the storage node. Then, the mask pattern, the third antireflection film, and the third hard mask film are removed.

계속해서, 상기 스토리지노드용 홀 표면을 포함한 반도체 기판(400) 상에 하부전극(426)을 형성하고, 상기 하부전극(426)의 형성틀로서 작용한 몰드절연막을 제거하기 위한 딥-아웃(dip-out) 공정을 수행한다. 이때, 상기 하부전극(426)은 Ti/TiN막으로 형성한다.Subsequently, a bottom electrode 426 is formed on the semiconductor substrate 400 including the hole surface for the storage node, and a dip-out for removing the mold insulating layer serving as a forming frame of the lower electrode 426 is performed. -out) Run the process. In this case, the lower electrode 426 is formed of a Ti / TiN film.

도 4l을 참조하면, 상기 하부전극(426) 상에 유전막(428) 및 상부전극(434)을 차례로 형성하여 상기 하부전극(426), 유전막(428) 및 상부전극(434)으로 이루어진 캐패시터(436)를 완성한다.Referring to FIG. 4L, a capacitor 436 including the lower electrode 426, the dielectric layer 428, and the upper electrode 434 is formed sequentially on the lower electrode 426 and the upper electrode 434. To complete).

이때, 상기 유전막은 ZrO2/Al2O3/ZrO2의 적층막으로 형성하도록 하며, 상기 상부전극은 TiN과 폴리실리콘의 적층막으로 형성하도록 한다.In this case, the dielectric layer may be formed of a laminated film of ZrO 2 / Al 2 O 3 / ZrO 2, and the upper electrode may be formed of a laminated film of TiN and polysilicon.

이 경우, 본 발명은 제1스토리지노드콘택이 비트라인 상부로 돌출시키도록 형성하지 않는 종래의 캐패시터와 달리, 상기와 같이 비트라인 상부로 상기 제1스 토리지노드콘택을 돌출시켜 형성함으로써, 상기 제1스토리지노드콘택 측벽 및 상기 제1스토리지노드콘택 상에 형성되는 제2스토리지노드콘택의 측벽 또는 상기 제2스토리지노드콘택의 하면 및 측벽을 후속 캐패시터의 하부전극으로 사용할 수 있다.In this case, according to the present invention, unlike the conventional capacitor which does not form the first storage node contact to protrude above the bit line, the present invention is formed by protruding the first storage node contact above the bit line as described above. Sidewalls of the first storage node contact and sidewalls of the second storage node contact formed on the first storage node contact, or lower surfaces and sidewalls of the second storage node contact may be used as the lower electrodes of the subsequent capacitors.

따라서, 상기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽 또는 제2스토리지노드콘택의 하면 및 측벽을 감싸도록 하부전극을 형성함으로써, 그에 따른 캐패시터의 용량을 종래의 그것보다 향상시킬 수 있다.Therefore, by forming a lower electrode to surround each sidewall of the first storage node contact and the second storage node contact or the bottom and sidewalls of the second storage node contact, the capacitance of the capacitor can be improved accordingly. .

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것을 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.Hereinbefore, the present invention has been illustrated and described with reference to specific embodiments, but the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.

이상에서와 같이 본 발명은, 비트라인 상부로 제1스토리지노드콘택을 돌출시켜 형성함으로써, 상기 제1스토리지노드콘택 측벽 및 상기 제1스토리지노드콘택 상에 형성되는 제2스토리지노드콘택의 측벽 및 상기 제2스토리지노드콘택의 하면 및 측벽을 후속 캐패시터의 하부전극으로 사용할 수 있다.As described above, according to the present invention, the first storage node contact is formed by protruding the first storage node contact from the upper side of the bit line, so that the sidewalls of the first storage node contact and the second storage node contact are formed on the first storage node contact. The lower surface and the sidewall of the second storage node contact may be used as the lower electrode of the subsequent capacitor.

따라서, 본 발명은 상기 제1스토리지노드콘택 및 제2스토리지노드콘택의 각 측벽 또는 제2스토리지노드콘택의 하면 및 측벽을 감싸도록 하부전극을 형성함으로써, 그에 따른 캐패시터의 용량을 종래의 그것보다 향상시킬 수 있다.Accordingly, the present invention forms a lower electrode to surround each sidewall of the first storage node contact and the second storage node contact or the bottom and sidewalls of the second storage node contact, thereby improving the capacity of the capacitor accordingly. You can.

Claims (40)

제1랜딩플러그 및 제2랜딩플러그를 구비한 반도체 기판; A semiconductor substrate having a first landing plug and a second landing plug; 상기 제1랜딩플러그와 콘택되도록 형성된 비트라인; A bit line formed to contact the first landing plug; 상기 비트라인을 덮도록 반도체 기판 상에 형성된 층간절연막; An interlayer insulating film formed on the semiconductor substrate to cover the bit line; 상기 층간절연막 상에 형성된 식각정지막; An etch stop film formed on the interlayer insulating film; 상기 제2랜딩플러그와 콘택되며, 상기 식각정지막 보다 높은 높이를 갖도록 형성된 제1스토리지노드콘택; A first storage node contact in contact with the second landing plug and formed to have a height higher than that of the etch stop layer; 상기 제1스토리지노드콘택 상에 형성된 제2스토리지노드콘택; A second storage node contact formed on the first storage node contact; 상기 식각정지막 위에 배치된 제1스토리지노드콘택 부분의 측면 및 제2스토리지노드콘택 측면 상에 형성된 도전막; 및 A conductive film formed on a side of the first storage node contact portion and a side of the second storage node contact disposed on the etch stop layer; And 상기 제2스토리지노드콘택 상에 형성된 실린더형 하부전극과 상기 실린더형 하부전극 및 도전막 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극으로 구성된 실린더형 캐패시터;A cylindrical capacitor including a cylindrical lower electrode formed on the second storage node contact, a dielectric film formed on the cylindrical lower electrode and a conductive film, and an upper electrode formed on the dielectric film; 를 포함하는 것을 특징으로 하는 반도체 소자. A semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 식각정지막은 질화막인 것을 특징으로 하는 반도체 소자. The etch stop layer is a semiconductor device, characterized in that the nitride film. 제 1 항에 있어서, The method of claim 1, 상기 제1스토리지노드콘택 측벽에 형성된 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자. And insulating layer spacers formed on sidewalls of the first storage node contacts. 제 3 항에 있어서, The method of claim 3, wherein 상기 절연막 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자. And the insulating film spacer is formed of a nitride film. 제 1 항에 있어서, The method of claim 1, 상기 제2스토리지노드콘택은 상기 제1스토리지노드콘택의 일부와 콘택하도록 형성된 것을 특징으로 하는 반도체 소자. And the second storage node contact is formed to contact a portion of the first storage node contact. 제 1 항에 있어서, The method of claim 1, 상기 도전막은 Ti/TiN막으로 이루어진 것을 특징으로 하는 반도체 소자. The conductive film is a semiconductor device, characterized in that consisting of a Ti / TiN film. 제 1 항에 있어서, The method of claim 1, 상기 하부전극은 Ti/TiN막으로 이루어진 것을 특징으로 하는 반도체 소자. The lower electrode is a semiconductor device, characterized in that consisting of a Ti / TiN film. 제 1 항에 있어서, The method of claim 1, 상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 이루어진 것을 특징으로 하는 반도체 소자. The dielectric film is a semiconductor device, characterized in that consisting of a triple layer of ZrO2 / Al2O3 / ZrO2. 제 1 항에 있어서, The method of claim 1, 상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자. The upper electrode is a semiconductor device, characterized in that consisting of a laminated film of a TiN film and a polysilicon film. 제1랜딩플러그 및 제2랜딩플러그가 형성되고, 상기 제1랜딩플러그와 콘택되도록 비트라인이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer dielectric layer on a semiconductor substrate having a first landing plug and a second landing plug and having a bit line in contact with the first landing plug; 상기 층간절연막 상에 식각정지막과 제1절연막을 차례로 형성하는 단계; Sequentially forming an etch stop film and a first insulating film on the interlayer insulating film; 상기 제1절연막과 식각정지막 및 층간절연막을 식각하여 제2랜딩플러그를 노출시키는 제1콘택홀을 형성하는 단계; Etching the first insulating layer, the etch stop layer, and the interlayer insulating layer to form a first contact hole exposing a second landing plug; 상기 제1콘택홀 측벽 상에 절연막 스페이서를 형성하는 단계; Forming an insulating film spacer on sidewalls of the first contact hole; 상기 측벽에 절연막 스페이서가 형성된 제1콘택홀 내에 제1스토리지노드콘택을 형성하는 단계; Forming a first storage node contact in a first contact hole having an insulating film spacer formed on the sidewall; 상기 제1스토리지노드콘택및 제1절연막 상에 제2절연막을 형성하는 단계; Forming a second insulating layer on the first storage node contact and the first insulating layer; 상기 제2절연막을 식각하여 제1스토리지노드콘택을 노출시키는 제2콘택홀을 형성하는 단계; Etching the second insulating layer to form a second contact hole exposing a first storage node contact; 상기 제2콘택홀 내에 제2스토리지노드콘택을 형성하는 단계; Forming a second storage node contact in the second contact hole; 상기 제2절연막과 제1절연막을 제거하는 단계; Removing the second insulating film and the first insulating film; 상기 식각정지막 위에 배치된 제1스토리지노드콘택 부분의 측면 및 제2스토리지노드콘택의 측면 상에 도전막을 형성하는 단계; Forming a conductive film on a side of the first storage node contact portion and a side of the second storage node contact disposed on the etch stop layer; 상기 제2스토리지노드콘택 상에 실린더형 하부전극을 형성하는 단계; Forming a cylindrical lower electrode on the second storage node contact; 상기 실린더형 하부전극 및 도전막 상에 실린더형 캐패시터를 구성하도록 유전막과 상부전극을 차례로 형성하는 단계;Sequentially forming a dielectric film and an upper electrode on the cylindrical lower electrode and the conductive film to form a cylindrical capacitor; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 10 항에 있어서, The method of claim 10, 상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The etching stop film is a semiconductor device manufacturing method, characterized in that formed by the nitride film. 제 10 항에 있어서, The method of claim 10, 상기 제1절연막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The first insulating film is a semiconductor device manufacturing method, characterized in that formed as a PETEOS film. 제 10 항에 있어서, The method of claim 10, 상기 제1절연막과 식각정지막 및 층간절연막을 식각하는 단계는, 상기 제1절연막 상에 비정질카본막 및 실리콘질화막을 순차 형성하고, 상기 비정질카본막을 하드마스크로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching of the first insulating layer, the etch stop layer and the interlayer insulating layer may be performed by sequentially forming an amorphous carbon film and a silicon nitride film on the first insulating film and using the amorphous carbon film as a hard mask. Method of manufacturing the device. 제 10 항에 있어서, The method of claim 10, 상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소 자의 제조방법. The insulating film spacer is a semiconductor device manufacturing method, characterized in that formed by a nitride film. 제 10 항에 있어서, The method of claim 10, 상기 제2절연막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The second insulating film is a semiconductor device manufacturing method, characterized in that formed as a PETEOS film. 제 10 항에 있어서, The method of claim 10, 상기 제2콘택홀은 상기 제1스토리지노드콘택의 일부만을 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the second contact hole is formed so as to expose only a portion of the first storage node contact. 제 10 항에 있어서, The method of claim 10, 상기 도전막은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The conductive film is a manufacturing method of a semiconductor device, characterized in that formed by a Ti / TiN film. 제 10 항에 있어서, The method of claim 10, 상기 하부전극은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The lower electrode is formed of a Ti / TiN film manufacturing method of a semiconductor device. 제 10 항에 있어서, The method of claim 10, 상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The dielectric film is a semiconductor device manufacturing method, characterized in that formed by a triple layer of ZrO2 / Al2O3 / ZrO2. 제 10 항에 있어서, The method of claim 10, 상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The upper electrode is a semiconductor device manufacturing method, characterized in that formed by a laminated film of a TiN film and a polysilicon film. 제1랜딩플러그 및 제2랜딩플러그를 구비한 반도체 기판; A semiconductor substrate having a first landing plug and a second landing plug; 상기 제1랜딩플러그와 콘택되도록 형성된 비트라인; A bit line formed to contact the first landing plug; 상기 비트라인을 덮도록 반도체 기판 상에 형성된 층간절연막; An interlayer insulating film formed on the semiconductor substrate to cover the bit line; 상기 층간절연막 상에 형성된 식각정지막; An etch stop film formed on the interlayer insulating film; 상기 제2랜딩플러그와 콘택되며, 상기 식각정지막 보다 높은 높이를 갖도록 형성된 제1스토리지노드콘택; A first storage node contact in contact with the second landing plug and formed to have a height higher than that of the etch stop layer; 상기 제1스토리지노드콘택 상에 형성된 보울(bowl) 형상의 도전막; A bowl-shaped conductive film formed on the first storage node contact; 상기 보울 형상의 도전막 내에 형성된 제2스토리지노드콘택; 및 A second storage node contact formed in the bowl-shaped conductive film; And 상기 제2스토리지노드콘택 상에 형성된 실린더형 하부전극과 상기 실린더형 하부전극 및 도전막 상에 형성된 유전막 및 상기 유전막 상에 형성된 상부전극으로 구성된 실린더형 캐패시터;A cylindrical capacitor including a cylindrical lower electrode formed on the second storage node contact, a dielectric film formed on the cylindrical lower electrode and a conductive film, and an upper electrode formed on the dielectric film; 를 포함하는 것을 특징으로 하는 반도체 소자. A semiconductor device comprising a. 제 21 항에 있어서, The method of claim 21, 상기 식각정지막은 질화막인 것을 특징으로 하는 반도체 소자. The etch stop layer is a semiconductor device, characterized in that the nitride film. 제 21 항에 있어서, The method of claim 21, 상기 제1스토리지노드콘택의 측벽에 형성된 절연막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자. And insulating layer spacers formed on sidewalls of the first storage node contacts. 제 23 항에 있어서, The method of claim 23, 상기 절연막 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자. And the insulating film spacer is formed of a nitride film. 제 21 항에 있어서, The method of claim 21, 상기 도전막은 Ti/TiN막으로 이루어진 것을 특징으로 하는 반도체 소자. The conductive film is a semiconductor device, characterized in that consisting of a Ti / TiN film. 제 1 항에 있어서, The method of claim 1, 상기 도전막은 상기 제1스토리지노드콘택의 일부와 콘택하도록 형성된 것을 특징으로 하는 반도체 소자. And the conductive film is formed to contact a portion of the first storage node contact. 제 21 항에 있어서, The method of claim 21, 상기 하부전극은 Ti/TiN막으로 이루어진 것을 특징으로 하는 반도체 소자. The lower electrode is a semiconductor device, characterized in that consisting of a Ti / TiN film. 제 21 항에 있어서, The method of claim 21, 상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 이루어진 것을 특징으로 하는 반도체 소자. The dielectric film is a semiconductor device, characterized in that consisting of a triple layer of ZrO2 / Al2O3 / ZrO2. 제 21 항에 있어서, The method of claim 21, 상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자. The upper electrode is a semiconductor device, characterized in that consisting of a laminated film of a TiN film and a polysilicon film. 제1랜딩플러그 및 제2랜딩플러그가 형성되고, 상기 제1랜딩플러그와 콘택되도록 비트라인이 형성된 반도체 기판 상에 층간절연막을 형성하는 단계; Forming an interlayer dielectric layer on a semiconductor substrate having a first landing plug and a second landing plug and having a bit line in contact with the first landing plug; 상기 층간절연막 상에 식각정지막과 제1절연막을 차례로 형성하는 단계; Sequentially forming an etch stop film and a first insulating film on the interlayer insulating film; 상기 제1절연막과 식각정지막 및 층간절연막을 식각하여 제2랜딩플러그를 노출시키는 제1콘택홀을 형성하는 단계; Etching the first insulating layer, the etch stop layer, and the interlayer insulating layer to form a first contact hole exposing a second landing plug; 상기 제1콘택홀 측벽 상에 절연막 스페이서를 형성하는 단계; Forming an insulating film spacer on sidewalls of the first contact hole; 상기 측벽에 절연막 스페이서가 형성된 제1콘택홀 내에 제1스토리지노드콘택을 형성하는 단계; Forming a first storage node contact in a first contact hole having an insulating film spacer formed on the sidewall; 상기 제1스토리지노드콘택및 제1절연막 상에 제2절연막을 형성하는 단계; Forming a second insulating layer on the first storage node contact and the first insulating layer; 상기 제2절연막을 식각하여 제1스토리지노드콘택을 노출시키는 보울(bowl) 형상의 제2콘택홀을 형성하는 단계; Etching the second insulating layer to form a bowl-shaped second contact hole exposing a first storage node contact; 상기 보울(bowl) 형상의 제2콘택홀 표면 상에 도전막을 형성하는 단계; Forming a conductive film on a surface of the bowl-shaped second contact hole; 상기 보울 형상을 갖는 도전막 내에 제2스토리지노드콘택을 형성하는 단계; Forming a second storage node contact in the conductive film having the bowl shape; 상기 제2절연막과 제1절연막을 제거하는 단계; Removing the second insulating film and the first insulating film; 상기 제2스토리지노드콘택 상에 실린더형 하부전극을 형성하는 단계; 및 Forming a cylindrical lower electrode on the second storage node contact; And 상기 실린더형 하부전극 및 도전막 상에 실린더형 캐패시터를 구성하도록 유전막과 상부전극을 차례로 형성하는 단계;Sequentially forming a dielectric film and an upper electrode on the cylindrical lower electrode and the conductive film to form a cylindrical capacitor; 를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.Method of manufacturing a semiconductor device comprising a. 제 30 항에 있어서, 31. The method of claim 30, 상기 식각정지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The etching stop film is a semiconductor device manufacturing method, characterized in that formed by the nitride film. 제 30 항에 있어서, 31. The method of claim 30, 상기 제1절연막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The first insulating film is a semiconductor device manufacturing method, characterized in that formed as a PETEOS film. 제 30 항에 있어서, 31. The method of claim 30, 상기 제1절연막과 식각정지막 및 층간절연막을 식각하는 단계는, 상기 제1절연막 상에 비정질카본막 및 실리콘질화막을 순차 형성하고, 상기 비정질카본막을 하드마스크로 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.The etching of the first insulating layer, the etch stop layer and the interlayer insulating layer may be performed by sequentially forming an amorphous carbon film and a silicon nitride film on the first insulating film and using the amorphous carbon film as a hard mask. Method of manufacturing the device. 제 30 항에 있어서, 31. The method of claim 30, 상기 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the insulating film spacer is formed of a nitride film. 제 30 항에 있어서, 31. The method of claim 30, 상기 제2절연막은 PETEOS막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The second insulating film is a semiconductor device manufacturing method, characterized in that formed as a PETEOS film. 제 30 항에 있어서, 31. The method of claim 30, 상기 제2콘택홀은 상기 제1스토리지노드콘택의 일부만을 노출시키도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. And the second contact hole is formed so as to expose only a portion of the first storage node contact. 제 30 항에 있어서, 31. The method of claim 30, 상기 도전막은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The conductive film is a manufacturing method of a semiconductor device, characterized in that formed by a Ti / TiN film. 제 30 항에 있어서, 31. The method of claim 30, 상기 하부전극은 Ti/TiN막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The lower electrode is formed of a Ti / TiN film manufacturing method of a semiconductor device. 제 30 항에 있어서, 31. The method of claim 30, 상기 유전막은 ZrO2/Al2O3/ZrO2의 삼중막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법. The dielectric film is a semiconductor device manufacturing method, characterized in that formed by a triple layer of ZrO2 / Al2O3 / ZrO2. 제 30 항에 있어서, 31. The method of claim 30, 상기 상부전극은 TiN막과 폴리실리콘막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.The upper electrode is a semiconductor device manufacturing method, characterized in that formed by a laminated film of a TiN film and a polysilicon film.
KR1020070039016A 2007-04-20 2007-04-20 Semiconductor device and manufacturing method thereof KR100950752B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070039016A KR100950752B1 (en) 2007-04-20 2007-04-20 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070039016A KR100950752B1 (en) 2007-04-20 2007-04-20 Semiconductor device and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20080094500A KR20080094500A (en) 2008-10-23
KR100950752B1 true KR100950752B1 (en) 2010-04-05

Family

ID=40154674

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070039016A KR100950752B1 (en) 2007-04-20 2007-04-20 Semiconductor device and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR100950752B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984446B2 (en) 2021-07-21 2024-05-14 SK Hynix Inc. Semiconductor device with capacitors having different dielectric layer heights

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100973266B1 (en) * 2008-01-02 2010-08-02 주식회사 하이닉스반도체 Method of manufacturing semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000593A (en) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 Method for capacitor in semiconductor device
KR20030001857A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for manufacturing capacitor in semiconductor device
KR20040072269A (en) * 2003-02-10 2004-08-18 주식회사 하이닉스반도체 Method for forming dual storage node contact plug
KR20050056347A (en) * 2003-12-10 2005-06-16 주식회사 하이닉스반도체 Method for forming storage node contact of capacitor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000593A (en) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 Method for capacitor in semiconductor device
KR20030001857A (en) * 2001-06-28 2003-01-08 주식회사 하이닉스반도체 Method for manufacturing capacitor in semiconductor device
KR20040072269A (en) * 2003-02-10 2004-08-18 주식회사 하이닉스반도체 Method for forming dual storage node contact plug
KR20050056347A (en) * 2003-12-10 2005-06-16 주식회사 하이닉스반도체 Method for forming storage node contact of capacitor

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11984446B2 (en) 2021-07-21 2024-05-14 SK Hynix Inc. Semiconductor device with capacitors having different dielectric layer heights

Also Published As

Publication number Publication date
KR20080094500A (en) 2008-10-23

Similar Documents

Publication Publication Date Title
CN102089877B (en) Methods of forming a plurality of capacitors
TWI440140B (en) Memory capacitor structure and manufacturing method thereof
KR20040078828A (en) Method for forming capacitor in semiconductor device
US6403431B1 (en) Method of forming in an insulating layer a trench that exceeds the photolithographic resolution limits
CN111199875B (en) Preparation method of graphical hard mask layer, capacitor array structure and preparation method thereof
US20120282750A1 (en) Semiconductor device having capacitors fixed to support patterns and method for manufacturing the same
KR100950752B1 (en) Semiconductor device and manufacturing method thereof
WO2022062717A1 (en) Semiconductor structure forming method and semiconductor structure
US7566614B2 (en) Capacitor of semiconductor device and method of fabricating the same
KR20040072086A (en) Method for fabricating cell capacitor of DRAM
KR100346450B1 (en) A method for forming a capacitor of a semiconductor device
KR100319637B1 (en) Method for fabricating capacitor of memory cell
KR100316523B1 (en) Fabricating method of capacitor
KR100609535B1 (en) Capacitor Formation Method of Semiconductor Device
CN117255553A (en) Semiconductor device and manufacturing method thereof
KR970000976B1 (en) Producing method of stack capacitor
KR100929293B1 (en) Capacitor manufacturing method of semiconductor device
CN114068542A (en) Semiconductor capacitor structure, manufacturing method thereof, memory and electronic equipment
KR20020005231A (en) Method for manufacturing capacitor of semiconductor device
KR20090037261A (en) Capacitor Manufacturing Method of Semiconductor Device
KR20050059796A (en) Method for forming capacitor of semiconductor device
KR20030049556A (en) Method for forming the capacitor cell of semiconductor device
KR20010068610A (en) Fabricating method of capacitor
KR20030002524A (en) Forming method for capacitor of semiconductor device
KR20010058141A (en) Method for forming capacitor of semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070420

A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20080226

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20070420

Comment text: Patent Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20091029

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20100311

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20100325

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20100326

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee