KR100319637B1 - Method for fabricating capacitor of memory cell - Google Patents
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Abstract
본 발명은 메모리셀 커패시터 제조방법에 관한 것으로, 종래에는 셀영역에 형성되는 커패시터로 인해 셀영역과 주변영역이 단차를 갖게 되어 후속 사진식각등의 공정진행이 어려운 문제점과; 셀영역의 커패시터 하부에 패터닝되는 비트라인으로 인해 스토리지 노드의 크기가 제한을 받게 되어 커패시터 용량증가에 한계가 있는 문제점이 있었다. 따라서, 본 발명은 캡과 측벽 절연막을 갖는 게이트가 이격 패터닝된 셀영역과 주변영역의 반도체기판 상부에 제1층간절연막을 형성하고, 셀영역의 게이트 이격영역을 식각한 다음 도전성 물질을 채워 셀플러그를 형성하는 공정과; 상기 결과물의 상부에 제2층간절연막을 형성한 다음 상기 셀플러그의 일부 및 주변영역의 게이트 이역영역이 노출되도록 식각하고, 상부에 도전성물질과 제1질화막을 형성한 다음 패터닝하여 셀영역 비트라인 및 주변영역 제1배선을 형성하는 공정과; 상기 결과물의 상부에 제2질화막을 증착하고, 선택적으로 식각하여 비트라인과 제1배선의 측벽을 형성한 다음 상부에 제3층간절연막을 형성하고, 주변영역의 반도체기판, 제1배선 또는 게이트가 노출되도록 적층된 제3∼제1층간절연막을 선택적으로 식각하는 공정과; 상기 결과물의 상부에 금속물질을 증착한 다음 사진식각을 실시하여 주변영역의 식각된 영역과 접속되는 제2배선을 형성하는 공정과; 상기 결과물의 상부에 제1산화막, 제3질화막 및 제2산화막을 순차적으로 형성한 다음 상기 비트라인이 형성되지 않은 셀플러그가 노출되도록 자기정렬되는 콘택 방식으로 식각하는 공정과; 상기 결과물의 상부에 도전성물질과 제3산화막을 형성하여 식각된 영역을 채운 다음 상기 제2산화막이 노출될때까지 평탄화를 실시하고, 노출된 제2,제3산화막을 제거하여 각각의 셀플러그가 전기적으로 격리되도록 스토리지 노드를 형성하는 공정과; 상기 스토리지 노드 상에 유전막과 플레이트 전극을 형성하는 공정으로 이루어지는 메모리셀 커패시터 제조방법을 통해 셀영역과 주변영역의 단차를 최소화할 수 있게 되어 후속공정을 용이하게 진행할 수 있는 효과와; 스토리지 노드의 면적을 최대화하여 커패시턴스를 향상시킬 수 있는 효과가 있다.The present invention relates to a method for manufacturing a memory cell capacitor, and has a problem in that the cell region and the peripheral region have a step due to the capacitor formed in the cell region, and thus it is difficult to proceed with subsequent photo etching; The size of the storage node is limited due to the bit line patterned under the capacitor in the cell region, which has a problem in that the capacity of the capacitor is limited. Accordingly, the present invention forms a first interlayer insulating film on the cell region where the gate having the cap and the sidewall insulating film are spaced apart and the semiconductor substrate in the peripheral region, etches the gate separation region of the cell region, and then fills the cell plug with a conductive material. Forming a step; Forming a second interlayer insulating film on the resultant, and then etching a portion of the cell plug and a gate region of the peripheral region to be exposed; forming a conductive material and a first nitride film on the upper surface; Forming a peripheral area first wiring; A second nitride film is deposited on the resultant, and selectively etched to form sidewalls of the bit line and the first wiring, and a third interlayer insulating film is formed thereon, and the semiconductor substrate, the first wiring or the gate of the peripheral region is formed. Selectively etching the third to first interlayer insulating films stacked so as to be exposed; Depositing a metal material on the resultant and then performing photolithography to form a second wiring connected to the etched region of the peripheral region; Sequentially forming a first oxide film, a third nitride film, and a second oxide film on the resultant, and then etching them in a self-aligned contact manner so as to expose the cell plug in which the bit line is not formed; A conductive material and a third oxide film are formed on the resultant to fill the etched region, and then planarized until the second oxide film is exposed, and the exposed second and third oxide films are removed to each cell plug. Forming a storage node to be isolated from each other; Through the memory cell capacitor manufacturing method comprising the step of forming a dielectric film and a plate electrode on the storage node it is possible to minimize the step difference between the cell region and the peripheral region to facilitate the subsequent process; Maximizing the area of the storage node has the effect of improving capacitance.
Description
본 발명은 메모리셀 커패시터 제조방법에 관한 것으로, 특히 커패시터의 상부에 배선이 형성되는 구조(capacitor over metal : COM)에서 셀영역과 주변(peri)영역의 단차를 최소화함과 아울러 커패시터 스토리지 노드(storage node)의 크기를 최대화하기에 적당하도록 한 메모리셀 커패시터 제조방법을 제공하는데 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a memory cell capacitor, and in particular, a capacitor storage node and a capacitor storage node while minimizing a step difference between a cell region and a peri region in a structure in which wiring is formed on a capacitor. To provide a method of manufacturing a memory cell capacitor suitable for maximizing the size of the node).
종래의 메모리셀 커패시터 제조방법을 첨부한 도1의 단면도를 참조하여 상세히 설명하면 다음과 같다.If described in detail with reference to the cross-sectional view of Figure 1 attached to a conventional memory cell capacitor manufacturing method.
먼저, 반도체기판(1)의 셀영역과 주변영역 상부에 소정거리 이격되도록 게이트(2)를 패터닝한 다음 각 게이트(2)의 상면 및 측면에 질화막(3)을 형성한다.First, the gate 2 is patterned so as to be spaced apart from the cell region and the peripheral region of the semiconductor substrate 1 by a predetermined distance, and then a nitride film 3 is formed on the top and side surfaces of each gate 2.
그리고, 상기 결과물의 상부전면에 층간절연막(4)을 형성하고, 셀영역의 게이트(2)가 형성되지 않은 반도체기판(1)이 노출되도록 식각하여 콘택홀을 형성한 다음 도전성 물질을 채워 셀플러그(5)를 형성한다.Then, the interlayer insulating film 4 is formed on the upper surface of the resultant product, the semiconductor substrate 1 without the gate 2 of the cell region formed thereon is etched to form a contact hole, and then a cell plug is filled with a conductive material. (5) is formed.
그리고, 상기 결과물의 상부전면에 층간절연막(6)을 형성하고, 일부를 식각하여 상기 셀플러그(5)의 일부 및 주변영역의 게이트(2)가 형성되지 않은 반도체기판(1)을 선택적으로 노출시킨 다음 도전성물질을 식각된 영역에 채우고, 다시 도전성물질을 증착 및 패터닝하여 셀영역에 비트라인(7)을 형성함과 아울러 주변영역에 제1배선(8)을 형성한다.Then, an interlayer insulating film 6 is formed on the upper surface of the resultant, and a portion of the interlayer insulating film 6 is etched to selectively expose a portion of the cell plug 5 and the semiconductor substrate 1 on which the gate 2 of the peripheral region is not formed. Then, the conductive material is filled in the etched region, and the conductive material is deposited and patterned to form the bit line 7 in the cell region and the first wiring 8 in the peripheral region.
그리고, 상기 결과물의 상부전면에 층간절연막(9)을 형성하여 셀영역에 적층된 적층된 층간절연막(9,6)의 일부를 식각함으로써, 상기 비트라인(7)이 형성되지 않은 셀플러그(5)를 노출시킨 다음 도전성물질을 식각된 영역에 채워 노드콘택(10)을 형성한다.Then, the interlayer insulating layer 9 is formed on the upper surface of the resultant to etch a part of the stacked interlayer insulating layers 9 and 6 stacked in the cell region, whereby the cell plug 5 in which the bit line 7 is not formed. ) And then the conductive material is filled in the etched region to form the node contact 10.
그리고, 상기 결과물의 셀영역 상부전면에 순차적으로 도전성물질(11)과 커패시터산화막(미도시)을 형성하고, 도전성물질(11)과 각 노드콘택(10)이 접속되어 서로 이격되도록 패터닝한 다음 상부전면에 다시 도전성물질(12)을 증착하고, 선택적으로 식각하여 상기 커패시터산화막의 측벽을 형성한 다음 커패시터산화막을 제거함으로써, 스토리지 노드를 형성한다.Then, the conductive material 11 and the capacitor oxide film (not shown) are sequentially formed on the upper surface of the cell region of the resultant, and the conductive material 11 and each node contact 10 are connected and patterned so as to be spaced apart from each other. The storage material is formed by depositing the conductive material 12 on the front surface, selectively etching to form sidewalls of the capacitor oxide layer, and then removing the capacitor oxide layer.
그리고, 상기 스토리지 노드 상에 순차적으로 유전막(13)과 플레이트 전극(14)을 형성하고, 상부전면에 층간절연막(15)을 형성하여 평탄화한 다음 메모리셀 회로에 요구되는 배선을 형성하기 위하여 선택적으로 주변영역에 적층된 층간절연막(14,9,6,4) 및 게이트(2) 상면에 형성된 질화막(3)을 식각하여 게이트(2)를 노출시킴과 아울러 층간절연막(14,9)을 식각하여 상기 주변영역에 형성된 제1배선(8)을 노출시켜 도전성물질을 채워 콘택(16)을 형성하고, 상부전면에 다시 도전성물질을 형성한 다음 패터닝하여 제2배선(17)을 형성한다.The dielectric layer 13 and the plate electrode 14 are sequentially formed on the storage node, and the interlayer insulating layer 15 is formed on the upper surface thereof to be planarized, and then selectively formed to form wiring required for the memory cell circuit. The interlayer insulating films 14, 9, 6, and 4 stacked in the peripheral region and the nitride film 3 formed on the upper surface of the gate 2 are etched to expose the gate 2, and the interlayer insulating films 14 and 9 are etched. The first wiring 8 formed in the peripheral region is exposed to fill the conductive material to form the contact 16, and then the conductive material is formed on the upper front surface and then patterned to form the second wiring 17.
그러나, 상기한 바와같은 종래의 메모리셀 커패시터 제조방법은 셀영역에 형성되는 커패시터로 인해 셀영역과 주변영역이 단차를 갖게 되어 후속 사진식각등의 공정진행이 어려운 문제점과; 셀영역의 커패시터 하부에 패터닝되는 비트라인으로 인해 스토리지 노드의 크기가 제한을 받게 되어 커패시터 용량증가에 한계가 있는문제점이 있었다.However, the conventional method of manufacturing a memory cell capacitor as described above has a problem in that the cell region and the peripheral region have a step due to a capacitor formed in the cell region, thereby making it difficult to proceed with subsequent photo etching. The bit line patterned under the capacitor in the cell region limits the size of the storage node, which limits the capacity of the capacitor.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 셀영역과 주변영역의 단차를 최소화함과 아울러 커패시터 스토리지 노드의 크기를 최대화할 수 있는 메모리셀 커패시터 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and an object of the present invention is to minimize the step difference between the cell region and the peripheral region and to maximize the size of the capacitor storage node. To provide.
도1은 종래의 메모리셀 커패시터를 보인 단면도.1 is a cross-sectional view showing a conventional memory cell capacitor.
도2a 내지 도2k는 본 발명의 일 실시예를 보인 수순단면도.Figures 2a to 2k is a cross-sectional view showing an embodiment of the present invention.
***도면의 주요부분에 대한 부호의 설명****** Explanation of symbols for main parts of drawing ***
21:반도체기판 22:게이트21: semiconductor substrate 22: gate
23,28,29,34:질화막 24,26,31:층간절연막23, 28, 29, 34: nitride film 24, 26, 31: interlayer insulating film
25:셀플러그 27:도전성물질25: cell plug 27: conductive material
30:측벽 32:제2배선30: side wall 32: second wiring
33,35,37:산화막 36,39:폴리실리콘33,35,37: oxide 36,39: polysilicon
38:유전막 PR21∼PR23:감광막38: dielectric film PR21 to PR23: photosensitive film
상기한 바와같은 본 발명의 목적을 달성하기 위한 메모리셀 커패시터 제조방법은 캡과 측벽 절연막을 갖는 게이트가 이격 패터닝된 셀영역과 주변영역의 반도체기판 상부에 제1층간절연막을 형성하고, 셀영역의 게이트 이격영역을 식각한 다음 도전성 물질을 채워 셀플러그를 형성하는 공정과; 상기 결과물의 상부에 제2층간절연막을 형성한 다음 상기 셀플러그의 일부 및 주변영역의 게이트 이역영역이 노출되도록 식각하고, 상부에 도전성물질과 제1질화막을 형성한 다음 패터닝하여 셀영역 비트라인 및 주변영역 제1배선을 형성하는 공정과; 상기 결과물의 상부에 제2질화막을 증착하고, 선택적으로 식각하여 비트라인과 제1배선의 측벽을 형성한 다음 상부에 제3층간절연막을 형성하고, 주변영역의 반도체기판, 제1배선 또는 게이트가 노출되도록 적층된 제3∼제1층간절연막을 선택적으로 식각하는 공정과; 상기 결과물의 상부에 금속물질을 증착한 다음 사진식각을 실시하여 주변영역의 식각된 영역과 접속되는 제2배선을 형성하는 공정과; 상기 결과물의 상부에 제1산화막, 제3질화막 및 제2산화막을 순차적으로 형성한 다음 상기 비트라인이 형성되지 않은 셀플러그가 노출되도록 자기정렬되는 콘택(self aligned contact : SAC) 방식으로 식각하는 공정과; 상기 결과물의 상부에 도전성물질과 제3산화막을 형성하여 식각된 영역을 채운 다음 상기 제2산화막이 노출될때까지 평탄화를 실시하고, 노출된 제2,제3산화막을 제거하여 각각의 셀플러그가 전기적으로 격리되도록 스토리지 노드를 형성하는 공정과; 상기 스토리지 노드 상에 유전막과 플레이트 전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.A memory cell capacitor manufacturing method for achieving the object of the present invention as described above forms a first interlayer insulating film on the semiconductor substrate of the cell region and the peripheral region of the patterned cell region and the gate having a cap and a sidewall insulating film, Etching the gate separation region and then filling the conductive material to form a cell plug; Forming a second interlayer insulating film on the resultant, and then etching a portion of the cell plug and a gate region of the peripheral region to be exposed; forming a conductive material and a first nitride film on the upper surface; Forming a peripheral area first wiring; A second nitride film is deposited on the resultant, and selectively etched to form sidewalls of the bit line and the first wiring, and a third interlayer insulating film is formed thereon, and the semiconductor substrate, the first wiring or the gate of the peripheral region is formed. Selectively etching the third to first interlayer insulating films stacked so as to be exposed; Depositing a metal material on the resultant and then performing photolithography to form a second wiring connected to the etched region of the peripheral region; Forming a first oxide film, a third nitride film, and a second oxide film sequentially on the resultant, and then etching them by a self aligned contact (SAC) method to expose a cell plug in which the bit line is not formed. and; A conductive material and a third oxide film are formed on the resultant to fill the etched region, and then planarized until the second oxide film is exposed, and the exposed second and third oxide films are removed to each cell plug. Forming a storage node to be isolated from each other; And forming a dielectric film and a plate electrode on the storage node.
상기한 바와같은 본 발명에 의한 메모리셀 커패시터 제조방법을 첨부한 도2a 내지 도2k의 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.Referring to the cross-sectional view of Figure 2a to 2k with the method of manufacturing a memory cell capacitor according to the present invention as described above in detail as an embodiment as follows.
먼저, 도2a에 도시한 바와같이 반도체기판(21)의 셀영역과 주변영역 상부에 소정거리 이격되도록 게이트(22)를 패터닝한 다음 게이트(22)의 상면 및 측면에 질화막(23)을 형성하고, 상부에 층간절연막(24)을 형성한 다음 셀영역의 게이트(22)가 형성되지 않은 반도체기판(21)이 노출되도록 식각하여 콘택홀을 형성하고, 도전성 물질을 채워 셀플러그(25)를 형성한 다음 상부에 층간절연막(26)을 형성하고, 일부를 식각하여 상기 셀플러그(25)의 일부 및 주변영역의 게이트(22)가 형성되지 않은 반도체기판(21)을 선택적으로 노출시킨 다음 도전성물질(27)과 질화막(28)을 형성한다. 이때, 층간절연막(26)을 식각하여 노출된 셀플러그(25)의 일부 및 주변영역의 게이트(22)가 형성되지 않은 반도체기판(21) 상에 접촉저항을 최소화하기 위하여 갭-필(gap-fill) 특성이 좋은 도전성물질을 증착 및 평탄화한 다음 상부에 도전성물질(27)과 질화막(28)을 형성할 수도 있다.First, as shown in FIG. 2A, the gate 22 is patterned so as to be spaced apart from the cell region and the peripheral region of the semiconductor substrate 21 by a predetermined distance. Then, the nitride film 23 is formed on the top and side surfaces of the gate 22. Next, the interlayer insulating layer 24 is formed on the upper portion, and the semiconductor substrate 21 in which the gate 22 of the cell region is not formed is etched to form a contact hole, and a cell plug 25 is formed by filling a conductive material. Next, an interlayer insulating layer 26 is formed on the upper portion, and a portion of the cell plug 25 is selectively etched to selectively expose the semiconductor substrate 21 on which the gate 22 of the peripheral region is not formed. 27 and a nitride film 28 are formed. At this time, a gap-fill gap is minimized to minimize contact resistance on a portion of the cell plug 25 exposed by etching the interlayer insulating layer 26 and the semiconductor substrate 21 on which the gate 22 of the peripheral region is not formed. After the conductive material having a good fill property is deposited and planarized, the conductive material 27 and the nitride film 28 may be formed on the conductive material 27.
그리고, 도2b에 도시한 바와같이 상기 도전성물질(27)과 질화막(28)을 패터닝하여 셀영역 비트라인 및 주변영역 제1배선을 형성한 다음 상부에 질화막(29)을 증착한다.As shown in FIG. 2B, the conductive material 27 and the nitride film 28 are patterned to form a cell region bit line and a peripheral region first wiring, and then a nitride film 29 is deposited thereon.
그리고, 도2c에 도시한 바와같이 상기 질화막(29)을 선택적으로 식각하여 셀영역 비트라인과 주변영역 제1배선의 측벽(30)을 형성한다.As shown in FIG. 2C, the nitride film 29 is selectively etched to form sidewalls 30 of the cell region bit line and the peripheral region first wiring.
그리고, 도2d에 도시한 바와같이 상기 결과물의 상부에 층간절연막(31)을 형성한 다음 감광막(PR21)을 도포, 노광 및 현상하여 주변영역의 회로배선 요구에 따라 감광막(PR21) 패턴을 형성하고, 이를 적용하여 주변영역의 반도체기판(21), 제1배선 또는 게이트(22)가 노출되도록 층간절연막(31,26,24)을 선택적으로 식각한다.Then, as shown in FIG. 2D, the interlayer insulating film 31 is formed on the resultant, and then the photoresist film PR21 is applied, exposed, and developed to form the photoresist film PR21 pattern according to the circuit wiring requirements of the peripheral region. By applying this, the interlayer insulating layers 31, 26, and 24 are selectively etched to expose the semiconductor substrate 21, the first wiring, or the gate 22 in the peripheral region.
그리고, 도2e에 도시한 바와같이 상기 감광막(PR21) 패턴을 제거하고, 상부에 금속물질을 증착한 다음 감광막(PR22)을 도포, 노광 및 현상하여 감광막(PR22) 패턴을 형성하고, 이를 적용하여 금속물질을 패터닝함으로써, 상기 주변영역의 식각된 영역과 접속되는 제2배선(32)을 형성한다. 이때, 접촉저항을 최소화하기 위하여 상기와 마찬가지로 갭-필 특성이 좋은 도전성물질을 증착 및 평탄화한 다음 상부에 금속물질을 증착할 수도 있다.As shown in FIG. 2E, the photoresist film PR21 pattern is removed, a metal material is deposited on the upper surface, and the photoresist film PR22 is applied, exposed, and developed to form a photoresist film PR22 pattern. By patterning the metal material, a second wiring 32 connected to the etched region of the peripheral region is formed. In this case, in order to minimize contact resistance, a conductive material having good gap-fill characteristics as described above may be deposited and planarized, and then a metal material may be deposited thereon.
그리고, 도2f에 도시한 바와같이 상기 감광막(PR22) 패턴을 제거하고, 상부전면에 산화막(33), 질화막(34) 및 산화막(35)을 순차적으로 형성하여 평탄화한다.As shown in FIG. 2F, the photoresist film PR22 pattern is removed, and the oxide film 33, the nitride film 34, and the oxide film 35 are sequentially formed and planarized on the upper front surface.
그리고, 도2g에 도시한 바와같이 상기 비트라인 상면에 형성된 질화막(28) 및 측면에 형성된 측벽(30)을 통해 산화막(35), 질화막(34), 산화막(33) 및 층간절연막(31,26)을 자기정렬되는 콘택 방식으로 식각하여 셀영역의 비트라인이 형성되지 않은 셀플러그(25)를 노출시킨다.As shown in FIG. 2G, the oxide film 35, the nitride film 34, the oxide film 33, and the interlayer insulating films 31 and 26 are formed through the nitride film 28 formed on the upper surface of the bit line and the side wall 30 formed on the side surface thereof. ) Is etched in a self-aligned contact manner to expose the cell plug 25 in which the bit line of the cell region is not formed.
그리고, 도2h에 도시한 바와같이 상기 셀플러그(25)가 노출된 결과물의 상부전면에 폴리실리콘(36)과 산화막(37)을 형성한다. 이때, 폴리실리콘(36)은 커패시터의 하부전극인 스토리지 노드로 적용되는 물질이다.As shown in FIG. 2H, the polysilicon 36 and the oxide film 37 are formed on the upper front surface of the resultant in which the cell plug 25 is exposed. In this case, the polysilicon 36 is a material applied to the storage node that is the lower electrode of the capacitor.
그리고, 도2i에 도시한 바와같이 상기 산화막(37)과 폴리실리콘(36)을 화학기계적 연마(chemical mechanical polishing : CMP)를 통해 상기 산화막(35)이 노출될때까지 평탄화한 다음 노출된 산화막(37,35)을 제거하여 폴리실리콘(36)이 셀플러그(25)에 따라 전기적으로 격리되도록 한다.As shown in FIG. 2I, the oxide film 37 and the polysilicon 36 are planarized until the oxide film 35 is exposed through chemical mechanical polishing (CMP), and then the exposed oxide film 37 is exposed. 35 is removed so that the polysilicon 36 is electrically isolated along the cell plug 25.
그리고, 도2j에 도시한 바와같이 상기 결과물의 상부전면에 유전막(38)과 폴리실리콘(39)을 증착한다. 이때, 유전막(38)은 통상적인 커패시터 유전막으로 적용되는 NO막을 적용할 수 있으며, 폴리실리콘(39)은 커패시터 상부전극인 플레이트 전극으로 적용되는 물질로, 필요에 따라 금속물질로 대체될 수 있다.As shown in FIG. 2J, the dielectric film 38 and the polysilicon 39 are deposited on the upper surface of the resultant product. In this case, the dielectric film 38 may be a NO film applied as a conventional capacitor dielectric film, and the polysilicon 39 is a material applied to a plate electrode, which is a capacitor upper electrode, and may be replaced with a metal material if necessary.
그리고, 도2k에 도시한 바와같이 상기 셀영역의 폴리실리콘(39) 상부에 선택적으로 감광막(PR23) 패턴을 형성한 다음 주변영역 상에 형성된 폴리실리콘(39)과 유전막(38)을 제거한다.As shown in FIG. 2K, the photoresist film PR23 pattern is selectively formed on the polysilicon 39 in the cell region, and then the polysilicon 39 and the dielectric layer 38 formed on the peripheral region are removed.
상기한 바와같은 본 발명에 의한 메모리셀 커패시터 제조방법은 셀영역과 주변영역의 단차를 최소화할 수 있게 되어 후속공정을 용이하게 진행할 수 있는 효과와; 스토리지 노드의 면적을 최대화하여 커패시턴스를 향상시킬 수 있는 효과가 있다.The method of manufacturing a memory cell capacitor according to the present invention as described above can minimize the step difference between the cell region and the peripheral region, and can easily proceed to the subsequent process; Maximizing the area of the storage node has the effect of improving capacitance.
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