KR100609535B1 - A method for forming a capacitor of a semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, The present invention relates to a method of forming a capacitor of a semiconductor device,

저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과, 저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과, 상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과, 상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과, 전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성하는 공정과, 전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과, 상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과, 상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정으로 캐패시터를 형성함으로써 캐패시터의 브릿지 현상을 최소화하고 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있어 반도체소자의 고집적화에 따른 수율을 향상시키며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다. Stacking the first upper electrode and the first insulating layer on the lower insulating layer including the storage electrode contact plug, and etching the first insulating layer and the first upper electrode by an etching process using a storage electrode contact mask. Exposing a contact plug, forming a spacer-like first dielectric film on the first upper electrode sidewalls, forming a spacer-type first storage electrode on the sidewalls of the first dielectric film, Depositing a second storage electrode material on the substrate and forming the storage electrode in a stacked structure of the first storage electrode and the second storage electrode by planarizing etching until the first insulating layer is exposed, and forming a second dielectric layer on the entire surface. Forming a second upper electrode to form and planarize an upper portion thereof; forming a planarized second insulating layer on the second upper electrode; and forming the first upper electrode and the second upper electrode; By forming a capacitor in the process of forming a metal wiring connected to the upper electrode, it is possible to minimize the bridge phenomenon of the capacitor and to secure a sufficient capacitance for high integration of the semiconductor device, thereby improving the yield due to the high integration of the semiconductor device It provides an effect to improve the characteristics and reliability of the.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}A method for forming a capacitor of a semiconductor device

도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 회로도.1 to 7 are cross-sectional views and circuit diagrams illustrating a method of forming a capacitor of a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11 : 저장전극 콘택플러그 13 : 하부절연층11: storage electrode contact plug 13: lower insulating layer

15 : 제1상부전극 17 : 제1절연막15: first upper electrode 17: first insulating film

19 : 제1유전체막 21 : 제1저장전극19: first dielectric film 21: first storage electrode

23 : 저장전극 25 : 제2유전체막23: storage electrode 25: the second dielectric film

27 : 제2상부전극 28 : 제2절연막27: second upper electrode 28: second insulating film

29 : 제1콘택홀 31 : 제2콘택홀29: first contact hole 31: second contact hole

33 : 금속배선33: metal wiring

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 삼차원적 구조를 갖는 캐패시터를 형성하여 반도체소자의 고집적화에 충분한 정전용량을 확 보하는데 있어서, 플레이트전극을 먼저 형성하여 셀면적을 증가시키고 플레이트전극 상부에 얇은 금속막을 증착하여 유전체막 두께를 감소시키는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device. In particular, in forming a capacitor having a three-dimensional structure to secure a capacitance sufficient for high integration of a semiconductor device, a plate electrode is first formed to increase a cell area and a plate electrode. The present invention relates to a technique for reducing the thickness of a dielectric film by depositing a thin metal film thereon.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.As semiconductor devices are highly integrated and cell size is reduced, it is difficult to secure a capacitance that is proportional to the surface area of the storage electrode.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor that occupies a large area on a chip, which is an important factor for high integration of the DRAM device.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 저장전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.Thus, the capacitance of the capacitor represented by (Eo × Er × A) / T (wherein Eo is the vacuum dielectric constant, Er is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film) is increased. In order to achieve this, a capacitor is formed by increasing the surface area of the storage electrode, which is a lower electrode, or a capacitor is formed by decreasing the thickness of the dielectric film.

도시되지않았으나, 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극을 먼저 형성하고 그 상부에 유전체막과 플레이트전극을 형성하였다. Although not shown, in the method of forming a capacitor of a semiconductor device according to the prior art, a storage electrode is first formed and a dielectric film and a plate electrode are formed thereon.

그러나, 이는 캐패시터 간에 브릿지 ( bridge ) 현상이 유발될 수 있는 가능성이 매우 높아 수율을 저하시키는 문제점이 있다. However, this has a problem in that the yield is very high since the possibility of a bridge phenomenon between capacitors is very high.

특히, 캐패시터의 높이가 1 ㎛ 이상인 경우 하부에서 브릿지를 셈으로 확인하기 힘들어 불량분석도 매우 힘들다. In particular, when the height of the capacitor is 1 ㎛ or more, it is difficult to check the bridge by counting in the lower part, and the failure analysis is very difficult.

또한, 캐패시터 높이가 매우 높아 실리더형 캐패시터에서 측벽에 손상될 수 있는 가능성이 높아 저장전극의 두께를 일정값 이상으로 증착해야 하는 문제점이 있다. In addition, since the capacitor height is very high, there is a high possibility of damaging the sidewall in the cylinder type capacitor, and thus there is a problem in that the thickness of the storage electrode must be deposited above a predetermined value.

본 발명은 상기한 바와같이 종래기술에 따른 문제점을 해결하기 위하여, The present invention to solve the problem according to the prior art as described above,

상부전극을 먼저 형성하고 후속공정으로 유전체막과 저장전극을 형성하여 저장전극 물질을 얇게 형성할 수 있으며 캐패시터의 높이를 낮출 수 있고, 상기 저장전극의 표면에 반구형 실리콘을 형성할 수도 있어 반도체소자의 수율을 향상시키며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시켜 반도체소자의 고집적화를 가능하게 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. The upper electrode may be formed first, and then a dielectric film and a storage electrode may be formed in a subsequent process to form a thin storage electrode material, to reduce the height of a capacitor, and to form a hemispherical silicon on the surface of the storage electrode. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a capacitor of a semiconductor device, which improves yield and improves characteristics and reliability of the semiconductor device, thereby enabling high integration of the semiconductor device.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention,

저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과,Stacking the first upper electrode and the first insulating layer on the lower insulating layer having the storage electrode contact plug;

저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,Etching the first insulating layer and the first upper electrode by an etching process using a storage electrode contact mask to expose the storage electrode contact plug;

상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과,Forming a first dielectric film in a spacer form on sidewalls of the first upper electrode;

상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과,Forming a first storage electrode having a spacer shape on sidewalls of the first dielectric layer;

전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성 하는 공정과,Depositing a second storage electrode material on the entire surface and forming the storage electrode in a stacked structure of the first storage electrode and the second storage electrode by planarizing etching until the first insulating layer is exposed;

전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과,Forming a second dielectric film on the entire surface and planarizing the top of the second dielectric film;

상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과,Forming a planarized second insulating layer on the second upper electrode;

상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정을 포함하는 것을 특징으로한다. And forming a metal wiring connected to the first upper electrode and the second upper electrode.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 7 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도 및 회로도이다.1 to 7 are cross-sectional views and circuit diagrams illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

먼저, 반도체기판(도시안됨)에 콘택플러그(11)가 구비되는 하부절연층(13)을 형성한다. First, a lower insulating layer 13 having a contact plug 11 is formed on a semiconductor substrate (not shown).

이때, 상기 하부절연층(13)은 소자분리막, 워드라인 및 비트라인을 형성하고 그 상부를 비.피.에스.지. ( boro phospho silicate glass, 이하에서 BPSG 라 함 ) 와 같이 유동성이 우수한 절연물질로 형성한 것이다. In this case, the lower insulating layer 13 forms an isolation layer, a word line, and a bit line, and the upper insulating layer 13 is formed on the top of the P.S. It is formed of an insulating material with excellent fluidity such as boro phospho silicate glass (hereinafter referred to as BPSG).

그 다음, 전체표면상부에 제1상부전극(15)과 제1절연막(17)을 각각 일정두께 형성한다. Then, the first upper electrode 15 and the first insulating film 17 are formed on the entire surface at a predetermined thickness, respectively.

이때, 상기 제1상부전극(15)은 제1플레이트전극으로서, 다결정실리콘, 백금, 루테늄 또는 루테늄산화막을 2 - 100 ㎚ 의 두께로 형성한 것이다. In this case, the first upper electrode 15 is formed of a polysilicon, platinum, ruthenium or ruthenium oxide film having a thickness of 2 to 100 nm as the first plate electrode.

그리고, 상기 제1절연막(17)은 후속식각공정시 공정마진을 확보하기 위하여 50 - 300 ㎚ 두께로 형성한다. (도 1) In addition, the first insulating layer 17 is formed to have a thickness of 50 to 300 nm in order to secure a process margin during the subsequent etching process. (Figure 1)                     

그 다음, 저장전극 마스크를 이용한 식각공정으로 상기 제1절연막(17)과 제1상부전극(15)을 식각하여 저장전극용 콘택플러그(15)를 노출시킨다. (도 2)Next, the first insulating layer 17 and the first upper electrode 15 are etched by an etching process using a storage electrode mask to expose the contact plug 15 for the storage electrode. (Figure 2)

그리고, 전체표면상부에 스페이서 형태의 제1유전체막(19)을 형성한다. Then, a first dielectric film 19 in the form of a spacer is formed on the entire surface.

이때, 상기 제1유전체막(19)은 ONO, NO, Ta2O5, BT, BST, Pb계 강유전체 중에서 한가지를 이용하여 형성한다. In this case, the first dielectric film 19 is formed using one of ONO, NO, Ta 2 O 5 , BT, BST, and Pb-based ferroelectric.

그 다음, 전체표면상부에 제1저장전극 물질을 일정두께 증착하고 이를 이방성식각하여 상기 제1절연막(17)과 제1상부전극(15) 측벽에 스페이서 형태의 제1저장전극(21)을 형성한다. (도 3)Next, a first thickness of the first storage electrode material is deposited on the entire surface and anisotropically etched to form a first storage electrode 21 having a spacer shape on sidewalls of the first insulating layer 17 and the first upper electrode 15. do. (Figure 3)

그리고, 상기 제1저장전극(21) 상부에 제2저장전극을 형성한다. A second storage electrode is formed on the first storage electrode 21.

이때, 상기 제2저장전극은 전체표면상부에 제2저장전극 물질을 증착하고 이를 에치백하거나 화학기계연마 방법을 이용하여 평탄화식각함으로써 상기 제1절연막(17)을 노출시켜 이웃하는 제2저장전극과 전기적으로 분리시켜 형성된 것이다. In this case, the second storage electrode deposits the second storage electrode material on the entire surface and etches back or planarizes the etching using a chemical mechanical polishing method to expose the first insulating layer 17 to expose the neighboring second storage electrode. It is formed by electrically separating with.

여기서, '23' 은 상기 제1저장전극(21)과 제2저장전극을 하나로 도시한 것이다. (도 4)Here, '23' shows the first storage electrode 21 and the second storage electrode as one. (Figure 4)

그 다음, 전체표면상부에 제2유전체막(25)을 일정두께 형성한다. 이때, 상기 제2유전체막(25)은 상기 제1유전체막(19)과 같은 물질로 형성한다. Then, a second dielectric film 25 is formed on the entire surface at a constant thickness. In this case, the second dielectric layer 25 is formed of the same material as the first dielectric layer 19.

그리고, 전체표면상부를 평탄화시키는 제2상부전극(27)을 형성한다. 이때, 상기 제2상부전극(27)은 다결정실리콘, 백금, 루테늄 또는 루테늄산화막으로 형성한다. (도 5) Then, the second upper electrode 27 is formed to planarize the entire upper surface portion. In this case, the second upper electrode 27 is formed of polycrystalline silicon, platinum, ruthenium or ruthenium oxide. (Figure 5)                     

그 다음, 상기 제2상부전극(27) 상부에 제2절연막(28)을 형성한다. Next, a second insulating layer 28 is formed on the second upper electrode 27.

그리고, 금속배선 콘택마스크를 이용한 식각공정으로 상기 제1상부전극(15)과 제2상부전극(27)을 노출시키는 제1콘택홀(29)과 제2콘택홀(31)을 형성한다. In addition, a first contact hole 29 and a second contact hole 31 exposing the first upper electrode 15 and the second upper electrode 27 are formed by an etching process using a metal wiring contact mask.

그리고, 상기 콘택홀(29,31)을 통하여 제1,2상부전극(15,27)에 접속되는 금속배선(33)을 형성한다. (도 6)Then, metal wirings 33 connected to the first and second upper electrodes 15 and 27 are formed through the contact holes 29 and 31. (Figure 6)

도 7 은 상기 도 6 도시된 캐패시터가 구비되는 디램의 단위셀을 도시한 등가회로도로서, 캐패시터가 하부전극인 저장전극(23)과 제1상부전극(15), 제2상부전극(27)으로 구성됨을 도시한다. FIG. 7 is an equivalent circuit diagram illustrating a unit cell of a DRAM having the capacitor illustrated in FIG. 6, wherein the capacitor is a lower electrode, a storage electrode 23, a first upper electrode 15, and a second upper electrode 27. Shows configured.

본 발명의 다른 실시예는, 상기 도 1에서 제1상부전극(15) 상부에 제2절연막(17) 형성공정을 생략하고 후속 평탄화식각공정시 상기 제1상부전극(15)의 상부 꼭지점으로부터 5 - 300 ㎚ 두께 식각하는 것이다. According to another exemplary embodiment of the present invention, the process of forming the second insulating layer 17 on the first upper electrode 15 in FIG. 1 is omitted, and 5 steps from the upper vertex of the first upper electrode 15 in the subsequent planarization etching process. 300 nm thick etching.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 상부전극을 먼저 형성하고 유전체막 및 저장전극을 형성하는 방법으로 캐패시터의 브릿지 현상을 최소화하고 저장전극 형성공정후 유전체막을 추가로 형성하여 반구형 실리콘 형성공정을 용이하게 적용할 수 있음으로써 캐패시터의 정전용량을 증가시킬 수 있어 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있고 반도체소자의 고집적화에 따른 수율을 향상시키며 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다. As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, a method of forming an upper electrode first and then forming a dielectric film and a storage electrode minimizes the bridge phenomenon of the capacitor and further forms a dielectric film after the storage electrode forming process. Therefore, the hemispherical silicon forming process can be easily applied, so that the capacitance of the capacitor can be increased, so that sufficient capacitance can be secured for high integration of the semiconductor device, and the yield is improved according to the high integration of the semiconductor device. It provides the effect of improving the reliability.

Claims (5)

저장전극 콘택플러그가 구비되는 하부절연층 상부에 제1상부전극 및 제1절연막을 적층하는 공정과,Stacking the first upper electrode and the first insulating layer on the lower insulating layer having the storage electrode contact plug; 저장전극 콘택마스크를 이용한 식각공정으로 상기 제1절연막과 제1상부전극을 식각하여 상기 저장전극 콘택플러그를 노출시키는 공정과,Etching the first insulating layer and the first upper electrode by an etching process using a storage electrode contact mask to expose the storage electrode contact plug; 상기 제1상부전극 측벽에 스페이서 형태의 제1유전체막을 형성하는 공정과,Forming a first dielectric film in a spacer form on sidewalls of the first upper electrode; 상기 제1유전체막 측벽에 스페이서 형태의 제1저장전극을 형성하는 공정과,Forming a first storage electrode having a spacer shape on sidewalls of the first dielectric layer; 전체표면상부에 제2저장전극 물질을 증착하고 상기 제1절연막이 노출될때까지 상기 평탄화식각하여 제1저장전극과 제2저장전극의 적층구조로 저장전극을 형성하는 공정과,Depositing a second storage electrode material on the entire surface and forming the storage electrode in a stacked structure of the first storage electrode and the second storage electrode by planarizing etching until the first insulating layer is exposed; 전체표면상부에 제2유전체막을 형성하고 그 상부를 평탄화시키는 제2상부전극을 형성하는 공정과,Forming a second dielectric film on the entire surface and planarizing the top of the second dielectric film; 상기 제2상부전극 상부에 평탄화된 제2절연막을 형성하는 공정과,Forming a planarized second insulating layer on the second upper electrode; 상기 제1상부전극과 제2상부전극에 접속되는 금속배선을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.And forming a metal wiring connected to the first upper electrode and the second upper electrode. 제 1 항에 있어서,The method of claim 1, 상기 제1상부전극은 다결정실리콘, 백금, 루테늄 및 루테늄산화막로 이루어지는 군에서 임의로 선택되는 하나의 막으로 2 - 100 ㎚ 의 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.And the first upper electrode is one film arbitrarily selected from the group consisting of polycrystalline silicon, platinum, ruthenium and ruthenium oxide film, and has a thickness of 2 to 100 nm. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막은 후속 식각공정시 공정마진을 확보하기 위하여 50 - 300 ㎚ 두께로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.The first insulating film is a capacitor formation method of a semiconductor device, characterized in that formed in the thickness of 50 to 300 nm in order to ensure a process margin during the subsequent etching process. 제 1 항에 있어서,The method of claim 1, 상기 제1유전체막와 제2유전체막은 ONO, NO, Ta2O5, BT, BST 및 Pb계 강유전체로 이루어지는 군에서 임의로 선택되는 하나의 막으로 한가지를 이용하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.The first dielectric film and the second dielectric film is formed of one film arbitrarily selected from the group consisting of ONO, NO, Ta 2 O 5 , BT, BST and Pb-based ferroelectrics, the capacitor of the semiconductor device Formation method. 제 1 항에 있어서,The method of claim 1, 상기 제2상부전극은 다결정실리콘, 백금, 루테늄 및 루테늄산화막 로 이루어지는 군에서 임의로 선택되는 하나의 막으로 한가지로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.And the second upper electrode is formed of one film arbitrarily selected from the group consisting of polycrystalline silicon, platinum, ruthenium, and ruthenium oxide film.
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KR100660830B1 (en) * 2001-02-13 2006-12-26 삼성전자주식회사 Method for forming a storage electrode of semiconductor device

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